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この記事は、Quilterの物理法則に基づくレイアウト自動化を使い、NXP i.MX 8M Mini搭載コンピューターを再現した過程を詳しく紹介するシリーズの一部です。
要点
90度コーナーを機械的に避ける必要はありません。コーナーは過剰容量を加えて反射を生じさせますが、その反射が問題になるかどうかは、配線の形状と、信号の立ち上がり時間または帯域幅によって決まります。FR4上の幅4 milの50Ω配線では、コーナーが加える容量は約7 fFで、リターンロスは100 GHzを超えるまで-15 dB未満に保たれます。ミアンダ配線の時間領域反射測定（TDR）応答に現れる、コーナー反射のように見えるディップは、実際には遠端クロストークに起因している場合があります。これらの見積もりは反射の根本原因を突き止めるのに役立ちますが、設計承認のためのレイアウト前後のシミュレーションに代わるものではありません。
- コーナー容量は線幅に比例する。 FR4上の50Ω配線では、90度コーナーが加える容量は、幅4 milで約7 fF、60 milで100 fF、100 milで170 fFです。
- 単純なモデルは測定と一致する。 幅60 milの50Ω配線で、時間領域反射測定（TDR）により測定したコーナー1つ分の過剰容量は95 fFで、モデルによる予測値の100 fFに近い結果でした。
- ミアンダのTDRに現れるディップは遠端クロストークの場合がある。 マイクロストリップのミアンダ配線について、コーナーを取り除き、隣接する直線区間どうしの結合だけを含めた無損失シミュレーションで、各Uターン部で測定されたディップが再現されました。
- このガイドラインが残り続ける理由は、シグナルインテグリティ以外にある。 その起源には、旧来の設計ルール、30年前には当てはまったかもしれないアシッドトラップへの懸念、そして45度の曲げを2つ使った見た目をレイアウトエンジニアが好むことなどがあります。
インターコネクト設計で最も重要な原則
インターコネクト設計の本質は、回路図を物理的なレイアウトに落とし込むことです。インターコネクトが透明でない場合、接続性が確立された後にインターコネクトがすることは、事態を悪化させることだけです。インターコネクトはノイズを加えることしかしません。シリコンそのものが持つ能力を超えてシステムの性能を向上させることは決してありません。これは私の多くの記事に共通するテーマです。たとえばこちらの記事をご覧ください。
理想的な配線をインターコネクトとして用いた、回路図に基づくシミュレーションが、常に達成可能な最高の性能になります。つまり、インターコネクト設計の指針となる原則は、インターコネクトが発生させるノイズを許容レベルまで低減するように設計することです。インターコネクトの設計ガイドラインが果たしている役割は、まさにこれです。
言うは易く行うは難しです。
レガシーコード：90度コーナーで配線してはいけない
高性能エレクトロニクス業界での40年間で、私は多くの設計ガイドラインの推奨事項に出会ってきましたが、その中には誤っているものや、一部のケースでは妥当でもすべてに誤って一般化されてしまったものがあります。設計が「うまくいく」のは、特定の設計ガイドラインのおかげではなく、むしろそれにもかかわらず、ということもあります。こうして生まれる「神話」を、私はレガシーコードと呼んでいます。こうした誤解を招くガイドラインを含むリファレンスデザインが業界で広く使われ、受け入れられた設計慣行になっていきます。
レガシーコードの典型例が、90度コーナーは避けるべき、なぜなら反射ノイズを生じさせるから、という設計ガイドラインです。
このガイドラインが繰り返し持ち出される理由の一つは、多くのエンジニアが行う簡単な実験の結果にあると私は考えています。
遅延線、つまりサーペンタインやミアンダは、多くの設計でよく使われる構造です。これにより、短い距離でより長い信号遅延が得られます。直線的な長さではなく、面積を使って遅延を稼ぐわけです。
私は多くの評価用テストボードでミアンダパターンを目にします。ここに示すのは7本の直線区間からなるミアンダの例で、各区間の長さは3インチ、線幅は20 mil、隣接するグランドプレーンまでの誘電体厚は10 milです。
よく言われる説明では、コーナーはその過剰容量のために反射を起こします。信号がコーナーに達すると、容量性の負荷によって小さな負の反射が生じます。6つのUターン部を持つこのミアンダでは、コーナーが反射を起こすのであれば、TDR応答に1 nsecごとに容量性のディップが現れるはずです。これは、3インチ先のコーナーの対まで進むのに0.5 nsec、反射がTDRの信号源に戻って記録されるまでにさらに0.5 nsecかかるためです。
測定したTDR応答を、ステップエッジに対する時間領域透過測定（TDT）応答とあわせて以下に示します。
TDR応答は、コーナーが反射を起こすと考えた場合の予想どおりです。1 nsecごとに容量性のディップが現れ、各Uターン部の2つのコーナーに対応しています。損失によって立ち上がり時間が長くなるため、信号が配線を進むにつれてディップは小さくなります。立ち上がり時間が長いほど、同じ容量性の不連続から反射する信号は小さくなります。
多くのエンジニアがテスト構造からのこうした測定結果を見れば、5 Gbpsの信号でも珍しくない50 psecというこの立ち上がり時間では、90度の曲げを通過すると目に見える反射ノイズが生じるので避けるべきだ、と結論づけるのは自然なことです。
シミュレーションは信じず測定しか信じないと言う、先入観のあるエンジニアにとっては特に、動かぬ証拠です。ほかに何が考えられるでしょうか。
あらゆる問題の分析にエンジニアリングの規律を適用する
ここで重要になるのが、シグナルインテグリティの振る舞いを分析する際に、エンジニアのように考えることです。シグナルインテグリティの問題を分析するうえで重要な要素は5つあります。
- 基本原則を適用する
- 理想的な世界で仮想プロトタイプを構築し、経験則、近似、数値シミュレーションに基づいて予想される振る舞いを見積もる。
- 実際のプロトタイプを構築し、最善の測定手法を用いて、理想的な世界で予測された振る舞いを検証する
- 測定とシミュレーションの相関をとることで、自分の最善のシミュレーション手法と測定手法に自信を持つ。
- 仮想プロトタイプと実際のプロトタイプの結果を分析して振る舞いの根本原因を理解し、「だから何なのか」という問いに答える
ミアンダを見ると、そこにはマイクロストリップがあります。マイクロストリップと隣接する配線を見たら、まず必ず遠端クロストークを考えるべきです。信号が左端から1本目の直線区間に入力されると、信号は1本目の区間を左から右へ進みます。
同時に、2本目の区間がすぐ隣にあります。ステップエッジの微分として遠端クロストークが2本目の区間に誘起され、これも左から右へ進みます。この遠端クロストークは、区間1のアグレッサが左から右へ進むにつれて雪だるま式に大きくなります。
遠端クロストークが右端の最初のUターン部に達すると、ぐるりと回り込み、右から左へTDRの信号源に向かって戻っていきます。ちょうどそのとき、アグレッサ信号もUターン部を回って2本目の区間を右から左へ進みます。この2つの信号、つまり元のステップと遠端クロストークのノイズパルスは、Uターン部で文字どおりすれ違います。
遠端クロストークのノイズはTDRの信号源まで戻り、負のパルスとして現れます。エッジを送り出してから1 nsec後に到達するのが、最初のディップです。
アグレッサが2本目の区間を右から左へ進むときにも、同じことが起こります。アグレッサは区間1と区間3に遠端クロストークを誘起します。区間1では、これが最初の遠端ノイズに加算され、TDRで受信される最初の遠端パルスはさらに大きくなります。
区間3の遠端クロストークは、送り出しから2 nsec後にTDRの信号源に戻ってきます。以降も同様です。これを以下に図示します。
TDRは1 nsecごとに、負の電圧ディップとして新たな遠端パルスを受信します。そして信号が伝搬するにつれて、損失に加え、高周波成分が遠端クロストークへ失われることによって、立ち上がり時間は長くなります。信号がミアンダを伝搬していく間、遠端クロストークは、コーナーに対して予想されるのとまったく同じ振る舞いを示します。
同じ測定結果に対して、まったく同じ定性的な振る舞いを予測する、まったく異なる2つの説明があるわけです。これらをどう見分ければよいのでしょうか。……答えは、数値で確かめることです。
ミアンダのTDRディップがコーナーとクロストークのどちらによるものかを検証する
実際のプロトタイプの振る舞いを、そのデジタルツインのシミュレーションで検証したい場合、レイアウトを3Dフルウェーブソルバー（SimbeorやHFSSなど）にインポートし、ポートを追加してSパラメータをシミュレーションしたくなるかもしれません。そのうえでSパラメータを時間領域で見て、測定結果と比較するわけです。
測定によほど大きな誤りがない限り、シミュレーションしたTDR応答にも測定した応答と同じ振る舞いが見られるでしょう。それで確認できるのは、この小さなディップの振る舞いがアートワークからも予測される、ということだけです。根本原因が何であるかについての知見は得られません。
哲学的に言えば、科学や工学において何が真実なのかを私たちが知ることは決してできないと私は考えています。私たちにできるのは、真実へのより良い近似を得ることと、思いつく限りのあらゆる整合性テストを用いて、答えに近づいているという確信を深めることだけです。つまり整合性テストは、根本原因を検証し、分析に自信を持つための最も重要なツールの一つです。これは、私の最近のOffice Hoursの投稿のテーマの一つでもあります。
どちらの説明が正しいかを見分けるための整合性テストは数多くあります。
- 同じミアンダ構造の実際のプロトタイプまたは仮想プロトタイプを、ストリップラインで作製する。ストリップラインには遠端クロストークがないため、ディップが遠端クロストークによるものなら1つも見られないはずだが、コーナーによるものならディップは残る。
- 同じマイクロストリップのミアンダを（仮想または実際のプロトタイプとして）、直線区間どうしの間隔を広げて作製する。ディップの原因がコーナーであれば、TDR応答は変化しない。遠端クロストークであれば、ディップは小さくなる。
- 実際のプロトタイプまたは仮想プロトタイプを、丸めた曲げまたは45度の曲げで作製する。遠端クロストークであれば45度の曲げは結果に影響しないが、コーナーによるものであれば反射は小さくなるはずである。
- 隣接する直線区間との結合だけを有効にし、アートワークからUターン部を取り除いて構造をシミュレーションする。
- コーナーからの反射信号を計算し、見積もったTDR応答を測定結果と比較する。
この例では、直線区間の2D電磁界ソルバーモデルを用いて遠端クロストークをシミュレーションしました。このモデルには区間どうしのクロストークを含めましたが、Uターン部は理想的な配線に置き換えました。これにより、無損失のインターコネクトにおいて、コーナー反射を排除し、遠端クロストークの効果だけを含めたことになります。下の図は、測定したTDRおよびTDT応答と、シミュレーションしたTDRおよびTDT応答を比較したものです。
直線区間どうしの結合だけを含み、インターコネクトの損失を含まないこのシミュレーションは、実際に測定された応答の特徴をすべて明確に再現しています。TDRとTDTの結果は非常によく一致しています。TDRとTDTで観測されたこの振る舞いは、遠端クロストークだけから予測できるのです。
コーナーは反射を起こすのか？
コーナーと相互作用する信号に、基本原則をどう適用すればよいでしょうか。信号とコーナーの相互作用について、電子がコーナーを回るときに加速して放射しなければならない、という考え方に基づく説明を耳にしたことがあります。この解釈の裏付けとなる基本原則を、私は知りません。もっと単純な説明があると私は考えています。
均一な伝送線路では、信号は伝搬しながら瞬時インピーダンスを感じます。コーナーに出会うと、コーナー部の幅が均一な線路よりも広いため、信号は小さな過剰容量を感じます。これを、戻り経路が信号配線の真下にあると仮定し、信号線を上から見た図で示します。
均一な線路と比べて、コーナーにはどれだけ余分な容量があるのでしょうか。コーナーの容量の合計は1スクエア分です。過剰容量は約½スクエアです。均一な50Ωの伝送線路には、どれも一定の単位長さあたり容量があります。これは線路のインピーダンスと材料のDkだけで決まります。FR4の50Ω線路では約3.4 pF/インチです。これは線幅に依存しません。線幅が2倍になれば、50Ωを保つために誘電体厚も2倍にする必要があり、単位長さあたりの容量は変わりません。
1スクエアの長さは線幅w [in]です。つまり、コーナーの過剰容量はおおよそ ½ x 3.4 pF/in x w[in] = 1.7 pF/インチ x w[in] = 1.7 fF x w[mil] となります。
線幅が60 milで、リターンプレーンまでの誘電体厚が30 milの場合、配線のコーナーの過剰容量は約 1.7 pF/インチ x 0.06 in = 0.1 pF = 100 fF になります。
100 fFの過剰容量は反射ノイズを生じさせるでしょうか。答えは間違いなく、イエスです。
90度コーナーの過剰容量を測定する
幅60 milの配線による均一な50Ω線路と、互いに離して配置した4つのコーナーを持つ、シンプルな多層基板を製作し、立ち上がり時間50 psecでTDR応答を測定しました。容量性の不連続は、表示される瞬時インピーダンスに小さなディップを生じさせます。このTDRに組み込まれた過剰容量の抽出機能を使って、コーナー1つ分の過剰容量を測定しました。4つのコーナーと4つの容量性ディップを示す測定応答を以下に示します。
このコーナーについて測定された過剰容量は画面右下に95 fFと表示されており、100 fFという見積もりにかなり近い値です。
最初の「だから何なのか」は、コーナーは間違いなく反射を起こし、それは容易に測定できるということです。この単純なモデルで見積もったコーナー容量は、測定値の非常に良い近似になっています。
しかし2つ目の重要な「だから何なのか」は、このモデルが示すスケーリングです。コーナーの容量は、コーナー固有の性質ではありません。線路が50Ω線路である限り、線幅に比例して変わります。この幅60 milの配線のように過剰容量が100 fFとなる特定の例を取り上げて、すべてのコーナーの容量が100 fFだと一般化することはできません。
実際、幅100 milの50Ω線路ではコーナーの容量は170 fFになり、幅4 milの細い50Ω線路では過剰容量はわずか7 fFです。
さらに、コーナーでのステップエッジの反射への影響は、入射信号の立ち上がり時間にも依存します。立ち上がり時間が短いほど、反射の振幅は大きくなります。このTDR応答は、それ以外は均一な線路の中に不連続として離散的な理想コンデンサを置くことで、ごく簡単にシミュレーションできます。
コーナーは避けるべきか？
NRZにより16 Gbpsで動作するPCIe Gen 4のチャネルでは、UIは62 psecです。立ち上がり時間は約15 psecで、信号のナイキスト帯域幅は8 GHzです。一方、PAM4で動作する224 Gbpsのチャネルでは、UIは9 psec、立ち上がり時間は約4 psecです。信号のナイキスト帯域幅は約56 GHzです。
PCIe Gen 4の信号と224 Gbpsの信号について、容量7 fFの幅4 milの50Ω線路における90度コーナーのシミュレーションによるTDR応答を以下に示します。
これは、立ち上がり時間の短い信号ほど反射応答が大きくなることを示していますが、この反射は大きすぎるのでしょうか。224 Gbpsの信号では、コーナーを心配すべきなのでしょうか。
時間領域よりも周波数領域のほうが多くの知見を与えることがある
インターコネクトの特性を表す指標の一つがSパラメータです。反射の影響を評価する際には、リターンロスS11を見ます。リターンロスが-15 dB未満であれば、伝送信号S21への影響は0.1 dB未満であり、無視できる程度です。多くのコネクタ仕様がリターンロスの要件として-13 dBを用いているのはこのためです。重要なのはリターンロスそのものではなく、それが挿入損失に与える影響です。
幅10 milの50Ω線路と幅4 milの50Ω線路のコーナーについて、シミュレーションしたリターンロスを、8 GHzと56 GHzの2つのナイキスト周波数における-15 dBのしきい値と比較して示します。
では、PCB配線のコーナーを気にすべきなのはどんなときか？
これで、いくつかの具体的なケースについて、コーナーの影響を価値判断する方法が得られました。幅10 milの配線のコーナーは、約60 GHzでリターンロスが-15 dBを上回る可能性があります。信号帯域幅が60 GHzを超えるなら、おそらくコーナーを気にすべきでしょう。線幅が4 milであれば、コーナーによってリターンロスが-15 dBを上回るのは100 GHzより上です。
これらの見積もりを設計の承認に使うべきではありません。問題の根本原因への洞察を得るために使ってください。224 Gbpsのチャネルを設計する人は、必ずレイアウト前とレイアウト後のシミュレーションを行うはずです。そこでは決まって、懸念のしきい値である-15 dBを上回るリターンロスが見られるでしょう。しかし、インターコネクトのコーナーのせいにする前に、反射ノイズのほかの原因を探してください。コーナーが原因である可能性は低いのです。
なぜハードウェアエンジニアはコーナーをこれほど嫌うのでしょうか。理由の一部はレガシーコードです。コーナーの影響を分析するスキルを身につければ、コーナーが設計の中でシグナルインテグリティの問題を引き起こすかどうかについて、根拠のあるエンジニアリング判断を下せます。
コーナーが好まれないもう一つの理由として、90度の曲げはアシッドトラップになる、という話も耳にします。銅をエッチングで除去する際、酸の液滴が毛細管力によってコーナーに付着し、その汚染によって腐食が進むというものです。30年前にはそうだったかもしれませんが、もし基板メーカーがアシッドトラップを理由にコーナーを避けるよう警告してくるなら、その基板メーカーのプロセスはあまり良くありません。別の基板メーカーを探しましょう。
最後に、レイアウトエンジニアと話すと、45度の曲げを2つ使うほうが基板上でコーナーの見栄えが良くなると言われます。見た目に美しいのです。レイアウトエンジニアが90度の曲げを避けるよう教えられる本当の理由は、これなのかもしれません。
理解して回避すべき現実のシグナルインテグリティの問題がこれほど多くある中で、ノイズを加え、よく練られたシグナルインテグリティの設計ガイドラインを汚すような問題をこれ以上増やす必要はありません。だからこそ、基本原則を理解し、それをどう適用するかを知ることが重要なのです。そうすれば、より高いデータレートを目指す中で必ず直面する重要なシグナルインテグリティの問題を分析できます。
私がよく言うように、エンジニアには2種類います。シグナルインテグリティの問題を抱えているエンジニアと、これから抱えることになるエンジニアです。
まとめ
インターネットがすぐ手の届くところにある今の問題は、入手できる情報が足りないことではなく、情報が多すぎることです。その多くは役に立たないどころか有害で、ときに誤っていたり誤解を招いたりします。そうしたコンテンツの中には、学習曲線を速く駆け上がり、より有能なエンジニアになるのを助けてくれる知恵と洞察の宝石が散らばっています。
設計ガイドラインに出会うたびに、このガイドラインはどんな問題を減らそうとしているのか、と問いかけてください。そのうえで、基本原則と分析のスキルを使って、その問題を減らすうえでこのガイドラインにどれだけの価値があるかを評価してください。そして、どの設計ガイドラインについても、意図せざる結果の法則、つまりもぐらたたき効果に常に注意してください。
このシリーズの投稿では、何が価値の高い情報で、何がノイズなのかを明らかにしていきます。科学と工学の本当に素晴らしいところは、意見ではなく証拠がすべてだということです。シグナルインテグリティと高性能システム設計の分野では、シグナルインテグリティの基本原則を適用して、インターコネクト上の信号の振る舞いを理解し、インターコネクトが信号を劣化させる度合いをいかに減らすかが重要なのです。
よくある質問
PCB配線の90度コーナーは避けるべきか？
配線の形状、信号の帯域幅、そして反射を判断する基準によります。90度コーナーは確かに反射を生じさせます。FR4上の50Ω線路では、線幅1 milあたり約1.7 fFの小さな過剰容量が加わるためです。実用的な基準はリターンロスです。-15 dB未満であれば、伝送信号（S21）への影響は約0.1 dB以下です。この基準で見ると、幅4 milの50Ω配線のコーナーは100 GHzを超えるまで-15 dB未満にとどまり、幅10 milの配線のコーナーは約60 GHzでこのしきい値を超えます。
PCB配線のコーナーはどれだけの容量を加えるのか？
90度コーナーは、配線の容量の約半スクエア分を加えます。FR4上の均一な50Ω線路は、幅にかかわらず約3.4 pF/インチの容量を持ち、これは線幅1 milあたり約1.7 fFの過剰容量に相当します。この値は幅に比例し、幅4 milの配線で約7 fF、60 milで100 fF、100 milで170 fFです。幅60 milの50Ωテスト線路では、TDR測定から抽出したコーナー容量は95 fFで、見積もりの100 fFに近い値でした。
サーペンタイン配線のTDR応答にディップが現れるのはなぜか？
マイクロストリップのサーペンタイン（ミアンダ）では、各Uターン部のディップはコーナー反射のように見えますが、隣接する直線区間どうしの遠端クロストークに起因している可能性があります。クロストークは各区間に沿って蓄積し、コーナー反射と同じ間隔でTDRの信号源に戻ってきます。本記事の7区間の例では、コーナーを取り除き区間どうしの結合だけを残した無損失の2D電磁界ソルバーシミュレーションで、測定されたTDRとTDTのディップが再現されました。したがって、ディップを自動的にコーナーのせいにすることはできません。遠端クロストークが存在しないストリップラインで同じ構造を作れば、2つの原因を切り分けられます。
45度の曲げは常に90度の曲げより優れているのか？
90度コーナーの反射が設計上問題になるほど大きい場合には、改善になります。コーナーを45度の曲げや丸めた曲げに置き換えれば反射は小さくなるはずであり、だからこそ曲げ方を変えることは、コーナー反射と遠端クロストークを見分けるための整合性テストの一つになっています。その低減に意味があるかどうかは、線幅、信号帯域幅、そしてリターンロスが-15 dB未満にとどまるかどうかによります。本記事には、曲げ方の違いを測定で比較した結果は含まれていません。レイアウトエンジニアは、基板上の見栄えが良いことから45度の曲げを2つ使うことを好む場合が多く、それが90度ルールが残り続ける主な理由かもしれません。
224 Gbps PAM4で90度コーナーは安全か？
本記事で示した単一コーナーの見積もりは有用な背景知識ですが、224 Gbpsのチャネルを承認するには不十分です。224 Gbps PAM4の信号は、ナイキスト周波数が約56 GHz、立ち上がり時間が約4 psecです。幅4 milの50Ω配線のコーナーでは、リターンロスは100 GHzを超えるまで-15 dB未満に保たれるため、こうしたチャネルにおいてコーナーが反射ノイズの主な原因になる可能性は低いでしょう。配線が太くなるほどコーナー容量は比例して増え、マージンは小さくなります。224 Gbpsのチャネルを承認するには、引き続きチャネル全体のレイアウト前後のシミュレーションが必要です。
90度コーナーはアシッドトラップになるのか？
良好な製造プロセスであれば、懸念には及びません。アシッドトラップは30年前には問題だったかもしれませんが、アシッドトラップを理由にコーナーを避けるよう警告する基板メーカーは、あまり良いプロセスを持っていません。
参考文献
Bogatin, Eric. “Bogatin’s 20 Rules for Engineers.” Signal Integrity Journal, 2020年1月14日. https://www.signalintegrityjournal.com/blogs/4-eric-bogatin-signal-integrity-journal-technical-editor/post/1539-bogatins-20-rules-for-engineers.
Bogatin, Eric. “Measuring Only Board-Level Power Rail Noise May Be Misleading.” Signal Integrity Journal, 2022年9月20日. https://www.signalintegrityjournal.com/articles/2790-measuring-only-board-level-power-rail-noise-may-be-misleading.
Bogatin, Eric. “Office Hours with Prof Eric Bogatin, 2026-09-28.” Prof Eric Bogatin (Substack), 2026年9月28日. https://profericbogatin.substack.com/p/office-hours-with-prof-eric-bogatin-325.
Bogatin, Eric. “Should You Worry About 90 Degree Bends in Circuit Board Traces?” Signal Integrity Journal, 2021年4月13日. https://www.signalintegrityjournal.com/articles/2104-should-you-worry-about-90-degree-bends-in-circuit-board-traces.
IEEE 802.3 Working Group. “IEEE P802.3dj 200 Gb/s, 400 Gb/s, 800 Gb/s, and 1.6 Tb/s Ethernet Task Force.” 2026年10月7日閲覧. https://www.ieee802.org/3/dj/index.html.
Shlepnev, Yuriy. “Validation of Bend Models with Measurements.” Signal Integrity Journal, 2021年9月22日. https://www.signalintegrityjournal.com/blogs/7-voice-of-the-experts-signal-integrity/post/2258-validation-of-bend-models-with-measurements.
Eric Bogatin博士について
Eric Bogatin博士は、PCBレイアウト自動化のための物理駆動型AIプラットフォームであるQuilterのTechnical Fellowとして、同社の物理およびエンジニアリングチームに助言しています。コロラド大学ボルダー校の電気・コンピュータ・エネルギー工学科（ECEE）の教授であり、大学院レベルのシグナルインテグリティの講義とSenior Design Lab Capstone Courseを担当しています。Signal Integrity Journalの元テクニカルエディターであり、Teledyne LeCroyのフェロー、Teledyne LeCroy Signal Integrity AcademyのDeanも務めています。シグナルインテグリティとエレクトロニクスに関する18冊の著書があり、その中には『Signal and Power Integrity: Simplified』（Pearson、第3版、2018年）、『Principles of Power Integrity for PDN Design: Simplified』（2017年）、『Practical Guide to Transmission Line Design and Characterization for Signal Integrity Applications』（2020年）が含まれます。MITで物理学の学士号を、アリゾナ大学で物理学の修士号と博士号を取得しています。
