AIが設計したマザーボードの製造：PCBのDFMとDFAに関する58の教訓（第6回／全7回）

お客様との対話の中で、私たちはエンジニアによく「レイアウトの品質を何で測るか」を尋ねます。答えは想像以上にばらつきますが、繰り返し登場するものがあります。「品質とは、DFMレビューを一発で通すことだ」。

その定義に照らせば、本稿はProject Speedrunがどうだったのかの清算書です。ここで得られた教訓は、人間が配線した基板であれ、AIが配線した基板であれ、あらゆるPCBにあてはまります。

Project Speedrunでは、NXP i.MX 8M MiniコンピュータをQuilterの物理駆動型レイアウト自動化で再構築し、その過程を5回に分けて記録しました。設計の準備、レイアウトへのコンパイル、量産に向けた仕上げ、実負荷下での検証、そしてファームウェアの構築です。このシリーズが飛ばしたのは、「レイアウト完成」から実装済み基板を社内ラボで開封するまでのすべてです。見積もり、CAMレビュー、Sierra Circuitsが私たちのデータに対して提示した58件の指摘、そしてそれを解消したやりとりです。

AIが設計した基板は製造できるのか

まずは目の前の問いからです。はい、AIを活用して設計した基板は製造可能です。ただし、AIツールを正しく使えば、という前提が付きます。SierraはSOMを10枚、ベースボードを10枚製造し、そのすべての組み合わせが起動しました。1組は現在もBenのデスクでLinuxを稼働させ、再起動なしで3ヵ月稼働し続けています。

より興味深い問いは、本格的な製造業者のエンジニアが、AIを活用した設計を他の基板と同じツールと同じ懐疑の目で精査したとき、何を見つけるのかです。答えは、2枚合わせて58件の指摘でした。ここでいう「指摘」とはレビュアーが提起した問いであり、必ずしも不具合を意味しません。うち48件はドキュメントの不備、ライブラリの誤り、BOMの不整合、そしてサプライチェーン事情による代替品でした。どのように配線された基板であれ発生しうるものばかりです。物理的な設計に関わる指摘はわずか10件で、その多くも、どの製造プロセスで見積もっていたのかに関する認識のずれが原因であり、レイアウトの問題ではありませんでした。

プロジェクトの概要

2枚の基板

System-on-Moduleの仕様

SOM（QSOM-IMX8-98.7）はプロセッサを搭載する基板です。8層のインピーダンス制御基板で、配線幅・間隔2 mil、レーザー穴あけ・埋め込みビア、そして2133 MHzのDDR4Lメモリを備えています。Ventec VT-47高周波積層材を使用し、厚み48 mil、表面処理はENIG（無電解ニッケル置換金）です。

ベースボードの仕様

ベースボード（NXP_8MMINI-BB）はSOMを差し込むキャリア基板です。こちらも8層で、厚み62 mil、配線幅・間隔は外層3 mil・内層3.25 mil、目標インピーダンスはシングルエンド50Ω・差動100Ω、スルーホールと表面実装の混合構成です。Sierraはこの基板に対して37件を指摘し、すべて製造前に解消しました。

両方の基板とも、専用用途電子機器向けの受け入れクラスであるIPC-6012Fクラス2に準拠して製造され、IPC-A-610クラス2に準拠して実装されました。

58件のDFM・DFA指摘の内訳

SierraのハンドブックはDFMを「製品の製造容易性に関するメーカーの評価」と定義し、適切に実施されたDFMを「設計者、エンジニア、受託製造業者、材料サプライヤーを含むすべての関係者の協働」と表現しています。DFMは「設計が最適化され、不要なコストを抱えていない」ことを担保します。

DFA（Design for Assembly）は、同じ問いを実装工程に向けて投げかけます。BOM上の部品を、文書に記されたとおりに実装しはんだ付けできるかどうか、という問いです。

どちらのレビューもCAM工程で行われます。CAM（コンピュータ支援製造）は、製造業者が設計データを装置用のプログラムに変換する工程であり、同時に人間が「工場が読むとおりに」データを読む工程でもあります。

公表された製造能力がDFMの既定値と一致しない理由

SOMに関するSierraのDFMレポートからそのまま引用します。「外層・内層の配線幅／間隔が2 milです。最低3 mil以上に修正してください」「穴から銅までの距離が3.5 milです。最低7 mil以上に修正してください」。

この指摘には当初驚きました。Benがレイアウトを始める前にSierraの製造能力ページを確認しており、両方の基板ともmSAPとLDIを使うMicroティアで見積もられていたからです。

出典：Sierra Circuits、リジッド基板・HDI基板の製造能力。MicroティアはmSAPとLDIを前提とします。

Microティアは公表どおりの能力を持ちます。しかし、製造業者の標準DFMチェックは、入ってきた設計に対して自動的にMicroのルールを適用するわけではありません。チェックは一律に保守的な標準プロセスを基準に走ります。つまり、2 milの配線幅・間隔で見積もられた基板であっても、3 milを下回った瞬間に指摘されます。

これらはいずれも設計ミスによるものではありませんでした。見積チームとDFMエンジニアリングの間で、どのプロセス向けの基板なのかの認識が揃っておらず、私たちの側も先回りして伝えていなかったのです。Sierraのエンジニアと直接ティアを確認した時点で、すべて解消しました。ここから得られる大きな教訓は、発注前に製造業者のエンジニアリングチームと話し、プロセスティアを確認し、適用される設計ルールを事前に承認してもらうことです。

制約の背後にある製造プロセスを理解する

穴が意図した位置に開くためには、多くの条件が重なる必要があります。機械穴あけではドリルが最大±2 milまで振れます。銅層自体も、積層時の熱と圧力で材料が収縮・移動するためにずれ、層間の位置合わせ精度はおおむね2 mil程度しか保証されません。さらに、めっき層の厚みは穴周囲の銅量に左右されるため、仕上がり径は図面値から最大3 mil大きくも小さくもなります。最悪ケースでは、2＋2＋1.5 milの誤差が、銅から3.5 mil離れているはずの穴に対して重なります。運が悪ければ、穴は銅の上に開いてしまいます。Sierraのドリルブレイクアウトのデータによれば、間隔2 milではブレイクアウトの確率は約98％です。6～7 milあれば、実質ゼロになります。

だからこそ、プロセスティアを確認した時点でこれらの指摘は解消しました。Microティアでは使う装置が異なります。レーザー穴あけは機械ドリルのように振れませんし、Sierraのビジョンドリルシステムは積層後に内層を透視し、材料がどれだけ動いたかを実測して、ドリルプログラムをそれに合わせてスケーリングします。

mSAPとレーザー埋め込みマイクロビアがBGAファンアウトを可能にした理由

i.MX 8M Miniは0.5 mmピッチ、196ボールのBGAを採用しています。パッド中心間距離は19.7 milです。パッド径10 milとすると、2つのボールの間から信号を引き出すチャネル幅は9.7 milです。配線1本を通すには、配線1本分と間隔2つ分が必要です。最小3 milなら9 mil（3＋3＋3）となり、ぎりぎり収まります。配線幅を2.2 milにしたことでBGAのエスケープ配線に余裕が生まれ、配線完了率が上がり、DDR4Lバスの遅延調整のためのスペースも確保できました。SierraのDFMは、3 mil未満の配線幅・間隔と、その直接の帰結としてBGAエリアで生じる3.5 milの穴－銅間距離を指摘しました。

2 mil配線の基板を作るには何が必要かを理解しておくと、どの製造業者なら自分の基板を作れるのかを見極めやすくなります。従来の配線はサブトラクティブに作られます。銅全面から出発し、配線以外の部分をすべてエッチングで除去する方式です。エッチング液は深さ方向だけでなく横方向にも作用し、レジストの下をえぐり台形の断面を残します。結果として得られる幅の管理精度はおおむね0.5 milです。6 milの配線なら許容できるマージンですが、2 milの配線では25％の誤差となり、インピーダンス公差を外し、歩留まりを大幅に下げるに十分な大きさです。

つまり、標準的なサブトラクティブエッチングでは2 mil配線の基板を安定して作れません。そこで登場するのがMicroティアで利用できるmSAPです。mSAP（改良型セミアディティブプロセス）は、配線を加算的に積み上げる製造方式です。銅を削り取るのではなく、薄いシード層の上に、リソグラフィが配線として定義した部分にだけ銅をめっきします。形状を決めるのが露光であってエッチング化学ではないため、側壁はほぼ垂直になり、幅の管理精度はおおむね0.1 milまで改善します。

ビアも特別な扱いを必要としました。ブラインドマイクロビアを使う典型的な構成では、外側の層間接続（L1－L2、L7－L8）を4.5 milのレーザーで穴あけし、銅で埋めてめっきし、蓋をします。これによりBGAやその他の狭ピッチ部品を、大きな機械穴のパッドで配線チャネルを潰すことなく第1内層へ引き出せます。コア層（L2～L7）は従来方式で穴あけし、めっきします。私たちの設計は貫通ビアのみを使っていたため、Sierraはスタックされた全層レーザー穴あけ構成を提案しました。これにより穴－銅間距離を狭くでき、同時に位置合わせのマージンも残せます。私たちにとっての唯一の代償は、積層と穴あけの工程が増える分、製造リードタイムが伸びたことでした。

最終的な層構成におけるインピーダンス制御のトレードオフ

Sierraのレビューには、文脈なしに見れば一見深刻な2件の指摘がありました。SOMの外層シングルエンド50Ω目標は62Ωとして返ってきて、±30％で承認されました。ベースボードの差動100Ω目標は92Ωとして返ってきて、±20％で承認されました。いずれのケースでも、層構成が満たすべき他の条件を考慮すると、外層で実現可能な寸法では公称値に届かなかったのです。

まず用語からです。インピーダンス制御とは、特定の配線が指定された公差内で目標インピーダンスに収まることを製造業者が保証することです。検証は、基板と同じパネル上に製作されたテストクーポンで行います。インピーダンスの不連続は信号エネルギーを反射するため、これらの基板上のすべての高速インターフェースに目標値が設定されています。

この値が許容できた理由を説明します。外層は、基板の中でインピーダンス制御に最も向かない場所です。外層の配線はマイクロストリップであり、下には誘電体、上には厚みもDkも予測しにくいソルダレジストがのります。一方、内層のストリップラインは均質な材料の中で2つの基準面に挟まれています。だからこそ製造業者は内層では±5％を保証し、外層では余裕を取るのです。さらに外層はめっきされるため、最終的な銅厚は穴あけの方針に依存します。この基板では、私たちがもともと許容していた1.2～1.4 milのばらつきとして現れました。電気的に重要なもの、とりわけDDR4Lインターフェースは、安価な民生用材料での使用を前提に設計されているため5％をはるかに超える幅の変動に耐えます。信号品質にとっては、インターフェース信号の遅延調整と基準面への結合の方がはるかに重要です。差動インターフェース（PCIe、MIPIなど）は目標公差内に収まっていました。

ここからの教訓は、ソルバーが導いた配線幅と、製造業者が自社のプロセスや層構成の内部変更を踏まえて計算した値との間で、インピーダンスが非常に大きく乖離しうるということです。

層構成に関する教訓もここにあります。EDAツールの上で、積層材のデータシートから美しく精密な層構成を組むことはできますが、それでもずれます。データシートは、積層時にプリプレグがどれだけ押し出されるかを教えてくれないからです。配線を始める前に、実際の層構成を製造業者と詰めてください。私たちのケースでは、この対話からさらに別の問題も見つかりました。NXPのリファレンス設計で使われていたTU-768積層材が国内のサプライチェーンで入手できず、インピーダンス目標を維持したままVentec VT-47を軸に層構成を組み直すことになりました。誘電体さえサプライチェーンの問題であり、それを見越しておく必要があります。

地味な多数派：実装とサプライチェーンの指摘

指摘の最大の塊は、全体58件中30件を占めた実装とサプライチェーンの問題でした。いずれもProject Speedrun固有のものではなく、AIを使ってレイアウトしたことが原因でもありません。これらはありふれた問題であり、どの基板でも起こりえます。レイアウトが高速に自動化されたからといって、すべてのフットプリント、BOMの行、部品の代替を検証する責任が消えるわけではなく、供給不足が解決されるわけでもありません。

フットプリント、ピン番号、極性の指摘

ベースボード上で、同じメーカー型番が2種類のフットプリントで登場していました。手はんだ付けできる0Ωジャンパの選択肢を用意していたためです。3つのランドパターンが部品のデータシートと一致しませんでした。実装層のピン1マークと極性表示のうち6件が、DFAエンジニアにとって曖昧でした。あるコネクタには0.062インチ厚の基板に対して0.1インチのオプション位置決めピン（型番のバリエーション）があり、ピンが反対面から突き出して対向するコネクタに直接当たる形になります（このオプションはBOMでは使用していませんでしたが、DFAチェックはフットプリントに基づいて自動的に指摘しました）。

BOMと代替部品の指摘

SOMでは、抵抗器の説明文とMPNの不一致が3件発生しました。自動生成された説明文が、指定された型番と合っていなかったのです。代替部品の提案は、仕様に対して全項目を検証する必要がありました。そもそものきっかけは、実装ラインにもともと載っている汎用R/Cチップ部品を製造業者に指定しようとしたことでした。実装業者はどうやら、ありふれた部品であっても発注可能なMPNの明示を、ますます求めるようになっているようです。提案されたインダクタ1点は、定格電流とパッケージサイズが不適切だったため却下し、適合するものを改めて承認しました。

サプライチェーンと支給部品の指摘

サプライチェーンは13件の指摘を生みました。イーサネットジャック、PHY、DDR4L、eMMCは支給部品とする必要がありました。つまり、製造業者に購入してもらうのではなく、私たちが自ら調達してSierraに送ったということです。当初のUSB-Cコネクタは在庫切れとなり、代替品はフットプリントが異なっていました。ベンダーのライブラリサービスから読み込んだフットプリントには誤りが多く、めっきされたスルーホールパッドがソルダレジストで覆われているものもありました。テンティング（穴をソルダレジストで完全に覆うこと）は、封止したいビアに対しては正当な選択になりえます。しかしはんだを乗せる必要のあるパッドに対しては、二重の意味で誤りです。第一に、レジストがはんだ接合そのものを妨げます。第二に、これらのパッドはスルーホールであり、封止された筒の中にめっき薬液が閉じ込められ、リフロー炉で流出して周囲のはんだ接合部を汚染する恐れがあります。Sierraはこれを指摘し、CAMでレジストとペーストの開口を修正し、ライブラリも元をたどって修正されました。

指摘の31％は単なるドキュメント問題

最も回避しやすかったカテゴリはドキュメントでした。58件中18件、全体の31％が不完全なデータパッケージに由来しています。

ここでいう「データパッケージ」は、主としてPCB出力に含まれる製造図面と注記層です。これらは元のNXP EVK設計データから派生したもので、Quilter側で新設計に合わせて更新する必要がありました。以下に述べる内容を踏まえると、既存の製造図面と注記を新しいレイアウトに合わせて手直しすることが、ゼロから作るのと比べて本当に時間の節約になるのかは、十分に検討の余地があります。フォークしたNXPリファレンス設計から引き継いだ製造注記には、古びたものが含まれていました。

ベースボードのインピーダンス表は、3箇所でレイアウトデータと矛盾していました。ソルダレジストやペーストに関する特定の判断、たとえば非実装パッドで意図的にペーストを省いたことなどは、文書化されていませんでした。

Benの言葉を借りれば、「その多くは、事前にひとつひとつの細部を十分に詰め切っていなかった私たちの責任です」。どれほどレイアウトが優れていても、設計者は製造図面、ドリル表、層構成、インピーダンス仕様、IPCクラス、ネットリストといった説明文書を手作業でまとめなければなりません。このプロジェクトで生じた摩擦のおよそ3分の1は、手動で維持される文書と機械生成データの間にずれが生じたことに由来します。また、製造・実装注記に余分な記述があると、CAMチームが意味を確認したり、矛盾して見える要求を問い合わせたりする間、遅延が生じがちです。

関連して、基準面をめぐる問いも浮上しました。CAMチームが2Dで見た際、いくつかの配線がインピーダンス逸脱の可能性として指摘されました。しかし実際には、電源ポアをインピーダンス制御配線の復路基準として使っていなかったため、層構成の段階で既に考慮済みでした。元のNXP評価ボードも、以前の製造で同じ指摘を受けていました。ここから業界への正当な問いが生まれます。ODB++やIPC-2581といったフォーマットは、製造業者のCAM・DFMツールがこれを自動的に解決できるよう、もっと豊かなインピーダンスプロファイルデータを持つべきなのではないでしょうか。

得られた教訓と、次に変えること

Project Speedrunの基板を製造することは、他の狭ピッチ・インピーダンス制御基板を作るのと何も変わりませんでした。どんな種類の基板に取り組むエンジニアにも役立つよう、教訓を一般化してまとめます。

1. 発注前に製造業者のエンジニアリングチームと話す。プロセスティアを書面で確認し、それに依存するルールを事前に承認してもらいましょう。
2. 実際の層構成をまず製造業者から入手する。データシート上の誘電体は積層をそのままの姿では乗り切れませんし、その積層材自体がサプライチェーンを乗り切れないかもしれません。
3. データパッケージを三重に確認する。製造注記、IPC仕様、インピーダンスプロファイルをEDA出力から生成し、毎回完全かつ一貫した状態に保ちましょう。
4. ライブラリとBOMをデータシートと照合する。すべてのランドパターン、ピン1マーク、型番を実部品と突き合わせましょう。可能な限り、ライブラリ内のフットプリントの複雑さを減らし、統一・規格化された実装層を徹底しましょう。
5. インピーダンスの余裕を設計に組み込む。外層では±20～30％を見込み、それに耐えられない信号は内層に逃がしましょう。

まとめ

この章から得られる最も重要な教訓は、これらのDFM・DFAの指摘を解決した知見の大半が、どこにも書かれていないということです。設計者は1年、5年、20年と製造業者と仕事をしながら、相手が何を指摘するのかを学び、どの基板がなぜ失敗するのかを目の当たりにしていくのです。

私たちは、AIを活用して設計した基板が製造可能であることを示しました。実際、AIが生成したレイアウトが、手配線の基板では起きなかったような製造上の摩擦を生むことはありませんでした。実際に生じた摩擦は、プロセスの手作業部分から来ています。フットプリントの検証、BOMデータの整備、製造注記の作成、そして製造業者との認識のずれの解消です。私たちが話すどの企業でも、エンジニアは今なお、基板ごとにこの作業をこなしています。そしてそれは、プロジェクト計画を一目見ただけでは見えてこない作業であり、多くの時間を食い、最終的にプロジェクトの成否を左右する作業です。

Quilterはレイアウトのプロセスを加速できますが、動くハードウェアを生み出す何十年分の経験と設計直感に取って代わるものではありません。

よくあるご質問

AIが設計した基板を量産対応の製造業者で作れますか。

はい。Project SpeedrunのAI生成i.MX 8M Mini基板は、配線幅・間隔2 mil、レーザー穴あけビアを使う8層インピーダンス制御構成で、Sierra Circuitsにより製造・実装されました。製造レビューで提示された58件の大半はドキュメント、ライブラリ、BOM、サプライチェーンに関するものであり、配線に関するものではありませんでした。

レーザー穴あけ・埋め込みビアとは何で、何のためにあるのですか。

機械穴ではなくレーザーで穴あけし、その後銅でめっきして蓋をする小さなブラインドビアです。SOMでは、大きな機械穴のパッドが占めてしまう配線チャネルを消費せずに、BGAパッドと第1内層を接続します。コアを貫く機械ビアと組み合わせるこのハイブリッドな穴あけ手法により、ピッチの狭い2 mil基板の量産が現実的になります。

mSAPとは何ですか。

改良型セミアディティブプロセス（mSAP）は、銅配線を銅全面からエッチングするのではなく、加算的に積み上げる方式です。SOMが必要とした2 milの微細寸法を支える技術であり、レーザーダイレクトイメージングと並んでSierraのMicro製造ティアに含まれます。

製造上の問題はQuilterのレイアウト品質によるものですか。

いいえ。58件のうち48件は、複雑な基板であればどこでも発生するドキュメント、実装、サプライチェーンの問題でした。残りのプロセス能力に関する指摘は、その大半がどのプロセスティアで見積もられていたのかという認識の問題であり、加えて狭ピッチ設計につきものの、インピーダンス公差と穴間隔に関する正直なトレードオフでした。

DFM・DFA問題の最も多い発生源は何ですか。

これらの基板では、ドキュメントが31％で単一最大のカテゴリでした。それに続くのが、フットプリント、ピン番号、曖昧な極性表示といった実装関連の問題です。どちらも、製造注記を自動生成し、ライブラリとBOMを系統的に検証することで回避できます。

参考文献

Sierra Circuits. The Designer's Handbook for DFM. Sunnyvale, CA: Sierra Circuits Inc., 2024年1月。

Sierra Circuits.「Rigid PCB Capabilities.」2026年8月5日取得。https://www.protoexpress.com/products/rigid-pcb/.

Sierra Circuits.「Making Sub 3/3 a Reality.」Sierra Circuits Blog. https://www.protoexpress.com/blog/making-3-mil-a-reality/.

Sierra Circuits.「Annular Rings Explained by a PCB Manufacturer.」Sierra Circuits Blog. https://www.protoexpress.com/blog/dont-let-annular-rings-drive-you-crazy/.

Sierra Circuits.「Difference Between Microstrip and Stripline.」Sierra Circuits Blog. https://www.protoexpress.com/blog/difference-between-microstrip-stripline-pcb/.

Sierra Circuits.「PCB DFM Tool (Better DFM).」2026年8月5日取得。https://www.protoexpress.com/tools/pcb-dfm-tool/.

執筆：Amit Bahl、Ben Jordan、Iryna Zhuravel