Fertigung eines KI-entworfenen Motherboards: 58 Lektionen zu PCB-DFM und -DFA (Teil 6/6)

In unseren Kundengesprächen fragen wir Ingenieurinnen und Ingenieure gern, woran sie die Qualität eines Layouts messen. Die Antworten gehen weiter auseinander, als man denkt, aber eines fällt immer wieder: „Qualität heißt, die DFM-Prüfung im ersten Anlauf zu bestehen.“

Nach dieser Definition ist dieser Artikel eine Abrechnung darüber, wie Project Speedrun abgeschnitten hat. Die Lektionen lassen sich auf jede Leiterplatte übertragen, ob von Menschen oder von KI geroutet.

Project Speedrun hat einen NXP i.MX 8M Mini Computer mit Quilters physikgesteuerter Layout-Automatisierung nachgebaut, dokumentiert in fünf Teilen: die Vorbereitung des Designs, das Kompilieren zu einem Layout, das Aufräumen für die Produktion, die Validierung unter echter Last und den Bau der Firmware. Was die Serie übersprungen hat, ist alles, was zwischen „das Layout ist fertig“ und dem Auspacken der bestückten Leiterplatten in unserem Labor passierte: die Angebote, die CAM-Prüfung, die 58 Befunde, die Sierra Circuits gegen unsere Daten erhob, und das Hin und Her, das sie auflöste.

Lässt sich eine KI-entworfene Leiterplatte fertigen?

Sprechen wir zuerst den Elefanten im Raum an. Ja, mit KI-Unterstützung entworfene Leiterplatten sind fertigbar, sofern die KI-Werkzeuge richtig eingesetzt werden. Sierra baute 10 SOMs und 10 Baseboards, und jedes einzelne Paar lief an. Eines läuft inzwischen seit drei Monaten ohne Neustart mit Linux auf Bens Schreibtisch.

Interessanter ist die Frage, was die Ingenieure eines ernsthaften Fertigers finden, wenn sie ein KI-unterstütztes Design mit denselben Werkzeugen und derselben Skepsis durchkämmen wie alles andere. Die Antwort: 58 Befunde auf beiden Leiterplatten. Ein „Befund“ ist eine Frage, die die prüfende Person aufwirft, nicht zwangsläufig ein Fehler. Davon waren 48 Lücken in der Dokumentation, Bibliotheksfehler, BOM-Unstimmigkeiten und Substitutionen aus der Lieferkette – dieselben Punkte, die auf jeder Leiterplatte auftauchen können, wie auch immer sie geroutet wurde. Nur 10 betrafen das physische Design, und die meisten davon erwiesen sich als Missverständnis darüber, für welchen Fertigungsprozess wir ein Angebot bekommen hatten, nicht als Problem des Layouts.

Das Projekt auf einen Blick

Die beiden Leiterplatten

Spezifikationen des System-on-Module

Das SOM (QSOM-IMX8-98.7) trägt den Prozessor. Es ist eine 8-lagige, impedanzkontrollierte Leiterplatte mit 2 mil Leiterbahn und Abstand, lasergebohrten und gefüllten Vias sowie DDR4L-Speicher mit 2133 MHz, aufgebaut auf Ventec VT-47 High-Speed-Laminat, 48 mil dick, mit ENIG-Oberfläche (chemisch Nickel, Immersionsgold).

Spezifikationen des Baseboards

Das Baseboard (NXP_8MMINI-BB) ist der Träger, in den das SOM gesteckt wird. Es hat ebenfalls 8 Lagen, ist 62 mil dick, mit 3 mil außen und 3,25 mil innen für Leiterbahn und Abstand, Zielimpedanzen von 50 Ohm single-ended und 100 Ohm differenziell sowie einer gemischten Durchsteck- und Oberflächenmontage. Sierra erhob 37 Befunde dazu, alle vor der Fertigung geklärt.

Beide Leiterplatten wurden nach IPC-6012F Klasse 2 gebaut, der Abnahmeklasse für Elektronik im dedizierten Einsatz, und nach IPC-A-610 Klasse 2 bestückt.

Was die 58 DFM- und DFA-Befunde tatsächlich waren

Sierras Handbuch definiert DFM als „die Einschätzung des Herstellers zur Fertigbarkeit von Produkten“ und ein sauber durchgeführtes DFM als „ein Zusammenspiel aller Beteiligten, einschließlich Designer, Ingenieure, Auftragsfertiger und Materiallieferanten“. DFM stellt sicher, dass „das Design optimiert ist und keine unnötigen Kosten mit sich trägt“.

DFA, Design for Assembly, stellt dieselbe Frage für die Bestückung: ob die Bauteile auf der BOM so platziert und gelötet werden können, wie dokumentiert.

Beide Prüfungen finden im CAM statt, dem Schritt der rechnergestützten Fertigung, in dem der Fertiger Ihre Designdaten in Maschinenprogramme übersetzt und ein Mensch Ihre Daten so liest, wie die Fabrik sie lesen wird.

Warum veröffentlichte Fertigungsfähigkeiten von den DFM-Standardwerten abweichen können

Hier ein paar direkte Zitate aus Sierras DFM-Bericht zum SOM: „Leiterbahn/Abstand außen und innen beträgt 2 mil, bitte auf mindestens 3 mil oder mehr korrigieren“ und „Abstand Bohrung zu Kupfer beträgt 3,5 mil, bitte auf mindestens 7 mil oder mehr korrigieren“.

Diese Befunde überraschten uns zunächst, denn wir hatten Sierras Seite zu den Fertigungsfähigkeiten geprüft, bevor Ben mit dem Layout begann, und beide Leiterplatten waren unter der Micro-Stufe angeboten worden, die mSAP und LDI nutzt.

Quelle: Sierra Circuits, Fähigkeiten für starre und HDI-Leiterplatten. Die Micro-Stufe setzt mSAP und LDI voraus.

Die Micro-Stufe hält, was sie verspricht, aber die Standard-DFM-Prüfung eines Fertigers wendet nicht automatisch Micro-Regeln auf ein eingehendes Design an. Die Prüfungen laufen einheitlich gegen den konservativen Standardprozess. Eine Leiterplatte, die für 2 mil Leiterbahn und Abstand angeboten wurde, wird also in dem Moment beanstandet, in dem sie unter 3 mil geht.

Keiner dieser Punkte ging auf Designfehler zurück. Das Angebotsteam und das DFM-Engineering hatten schlicht nicht dasselbe Bild davon, für welchen Prozess die Leiterplatte gebaut war, und wir hatten das nicht proaktiv genug kommuniziert. Jeder einzelne Punkt war geklärt, sobald wir die Stufe direkt mit Sierras Ingenieuren bestätigt hatten. Eine große Lektion daraus: Sprechen Sie mit dem Engineering-Team des Fertigers, bevor Sie bestellen, bestätigen Sie die Prozessstufe und lassen Sie die geltenden Designregeln vorab freigeben.

Die Fertigungsprozesse hinter den Randbedingungen verstehen

Damit eine gebohrte Öffnung dort landet, wo sie soll, muss einiges zusammenpassen. Der Bohrer kann beim mechanischen Bohren bis zu ±2 mil wandern. Die Kupferlagen selbst verschieben sich, weil Laminat unter Hitze und Druck der Lamination schrumpft und sich bewegt, und die Lage-zu-Lage-Registrierung ist nur auf etwa 2 mil garantiert. Und das fertige Loch fällt bis zu 3 mil größer oder kleiner aus als gezeichnet, weil die Schichtdicke der Metallisierung vom Kupfer rund um das Loch abhängt. Im schlimmsten Fall sind das 2 + 2 + 1,5 mil Fehler gegen ein Loch, das 3,5 mil vom Kupfer entfernt sein soll. An einem schlechten Tag landet das Loch auf dem Kupfer. Sierras Daten zum Anschnitt beim Bohren zeigen, dass die Wahrscheinlichkeit eines Anschnitts bei 2 mil Abstand rund 98 % beträgt. Bei 6 bis 7 mil ist sie praktisch null.

Genau deshalb waren diese Befunde erledigt, sobald die Prozessstufe bestätigt war. Die Micro-Stufe nutzt andere Maschinen. Laserbohrer wandern nicht wie mechanische, und Sierras Vision-Bohrsysteme durchleuchten die Innenlagen nach der Lamination, messen, wie weit sich das Material bewegt hat, und skalieren das Bohrprogramm passend nach.

Wie mSAP und lasergefüllte Mikrovias das BGA-Fanout ermöglichten

Der i.MX 8M Mini nutzt ein BGA mit 0,5 mm Raster und 196 Kugeln. Die Pad-Mittelpunkte liegen 19,7 mil auseinander. Bei 10 mil Pads bleibt ein 9,7 mil breiter Kanal, um ein Signal zwischen zwei Kugeln herauszuführen. Für eine Leiterbahn brauchen Sie eine Bahn plus zwei Abstände. Bei 3 mil Minimum wären das 9 mil (3 + 3 + 3), was gerade eben passt. Der Schritt auf 2,2 mil Leiterbahnbreite schuf Luft für das BGA-Escape-Routing, was zu höherer Routing-Vollständigkeit und zu Platz für das Delay-Tuning auf dem DDR4-Bus führte. Sierras DFM beanstandete die <3 mil Leiterbahn und Abstand und in direkter Folge den 3,5 mil Abstand Bohrung-zu-Kupfer, den diese feine Geometrie im BGA-Feld erzwingt.

Zu verstehen, was die Fertigung einer Leiterplatte mit 2 mil Leiterbahnen verlangt, hilft bei der Frage, welche Fertiger Ihre Leiterplatte überhaupt bauen können. Herkömmliche Leiterbahnen entstehen subtraktiv: Man beginnt mit einer Kupferfläche und ätzt alles weg, was keine Leiterbahn ist. Das Ätzbad wirkt seitlich wie in die Tiefe, unterätzt den Resist und hinterlässt einen trapezförmigen Querschnitt; die resultierende Breite ist auf etwa 0,5 mil kontrollierbar. Auf einer 6 mil Leiterbahn ist das eine akzeptable Reserve. Auf einer 2 mil Leiterbahn sind es 25 % Fehler, genug, um Impedanztoleranzen zu sprengen und die Ausbeute stark zu senken.

Standard-subtraktives Ätzen kann Leiterplatten mit 2 mil Leiterbahnen also nicht zuverlässig herstellen. Hier kommt mSAP ins Spiel, verfügbar in der Micro-Stufe. mSAP, der modifizierte semi-additive Prozess, ist ein Fertigungsverfahren, das Leiterbahnen additiv aufbaut. Statt Kupfer wegzuätzen, wird Kupfer auf eine dünne Keimschicht aufgalvanisiert, und zwar nur dort, wo die Lithografie eine Leiterbahn definiert. Weil die Geometrie durch Belichtung und nicht durch Ätzchemie bestimmt wird, entstehen nahezu senkrechte Flanken und die Breitenkontrolle verbessert sich auf etwa 0,1 mil.

Auch die Vias brauchten eine Sonderbehandlung. Beim klassischen Aufbau mit Blind-Mikrovias werden die äußeren Übergänge (also L1 zu L2 und L7 zu L8) mit 4,5 mil lasergebohrt, mit Kupfer gefüllt und zugeplattet. Das führt BGAs und andere Feinpitch-Bauteile auf die erste Innenlage, ohne den Routingkanal für große mechanische Pads zu verbrauchen. Die Kernlagen (also L2 bis L7) werden dann konventionell gebohrt und metallisiert. Da unser Design nur Durchkontaktierungen nutzte, schlug Sierra einen gestapelten, durchgängig lasergebohrten Aufbau vor, der den engeren Abstand Bohrung-zu-Kupfer ermöglichte und zugleich Reserve für die Registrierung ließ. Der einzige Nachteil für uns waren die zusätzlichen Laminations- und Bohrzyklen und damit eine längere Fertigungszeit.

Abwägungen bei der Impedanzkontrolle im finalen Lagenaufbau

Zwei Befunde aus Sierras Prüfung sähen ohne Kontext alarmierend aus. Das 50-Ohm-Ziel des SOM single-ended auf den Außenlagen kam mit 62 Ohm zurück, freigegeben mit ±30 %. Das 100-Ohm-Ziel des Baseboards differenziell kam mit 92 Ohm zurück, freigegeben mit ±20 %. In beiden Fällen traf die auf den Außenlagen erreichbare Geometrie, angesichts all dessen, was der Lagenaufbau sonst erfüllen musste, den Nennwert nicht.

Zunächst der Begriff selbst: Impedanzkontrolle bedeutet, dass der Fertiger garantiert, dass bestimmte Leiterbahnen eine Zielimpedanz innerhalb einer angegebenen Toleranz treffen, geprüft an Testcoupons, die auf demselben Nutzen wie Ihre Leiterplatten gefertigt werden. Impedanzsprünge reflektieren Signalenergie, weshalb jede High-Speed-Schnittstelle auf diesen Leiterplatten ein Ziel vorgibt.

Und hier ist, warum diese Werte akzeptabel waren. Außenlagen sind der schlechteste Ort auf einer Leiterplatte für Impedanzkontrolle. Eine äußere Leiterbahn ist ein Microstrip mit Dielektrikum darunter und Lötstopplack unvorhersehbarer Dicke und Dk darüber. Eine innere Stripline liegt zwischen zwei Referenzebenen in homogenem Material, weshalb Fertiger dort ±5 % halten und sich auf den Außenlagen absichern. Weil die Außenlagen zudem metallisiert werden, hängt ihre finale Kupferdicke von der Bohrstrategie ab, was auf dieser Leiterplatte jene 1,2 bis 1,4 mil Schwankung bedeutete, die wir ohnehin akzeptiert hatten. Alles elektrisch Relevante, allen voran die DDR4L-Schnittstelle, ist weit über 5 % hinaus tolerant, weil sie für günstige Consumer-Materialien ausgelegt ist – viel wichtiger sind das Delay-Tuning der Schnittstellensignale und die Kopplung an die Referenzebene für die Signalintegrität. Die differenziellen Schnittstellen (PCIe, MIPI usw.) lagen innerhalb der Zieltoleranzen.

Die Lektion daraus: Impedanzen können SEHR stark zwischen der vom Solver bestimmten Leiterbahnbreite und dem abweichen, was der Fertiger auf Basis seiner Prozesse und interner Änderungen an Ihrem Lagenaufbau berechnet.

Auch eine Lektion zum Lagenaufbau steckte hier. Sie können in Ihrem EDA-Tool aus den Laminat-Datenblättern einen schönen, präzisen Aufbau bauen, und er wird trotzdem falsch sein, weil Datenblätter nicht verraten, wie viel Prepreg beim Laminieren herausgedrückt wird. Klären Sie den echten Lagenaufbau mit dem Fertiger, bevor Sie zu routen beginnen. In unserem Fall brachte dieses Gespräch noch ein Problem zutage. Das TU-768-Laminat aus NXPs Referenzdesign war in der heimischen Lieferkette nicht verfügbar, und der Aufbau wurde um Ventec VT-47 herum neu gebaut, unter Beibehaltung der Impedanzziele. Selbst das Dielektrikum ist ein Lieferkettenthema, und das muss man einplanen.

Die unglamouröse Mehrheit: Befunde zu Bestückung und Lieferkette

Der größte Anteil der Punkte, 30 von 58, kam aus Bestückung und Lieferkette. Keiner davon war spezifisch für Project Speedrun oder dadurch verursacht, dass die Leiterplatte mit KI-Unterstützung gelayoutet wurde. Diese Themen sind typisch und können bei jeder Leiterplatte auftreten. Ein schnelles automatisiertes Layout nimmt einem nicht die Pflicht, jeden Footprint, jede BOM-Zeile und jede Teilesubstitution zu prüfen, und es löst auch keine Lieferengpässe.

Befunde zu Footprints, Pin-Nummerierung und Polarität

Dieselbe Herstellerteilenummer tauchte auf dem Baseboard mit zwei verschiedenen Footprints auf, angelegt für von Hand lötbare 0-Ohm-Jumper-Optionen. Drei Landepattern passten nicht zu den Datenblättern ihrer Bauteile. Sechs Pin-1- und Polaritätsmarkierungen auf den Bestückungslagen waren für die DFA-Ingenieure mehrdeutig. Ein Steckverbinder hatte optionale Ausrichtstifte von 0,1 Zoll (eine Variante der Teilenummer) auf einer 0,062 Zoll dicken Leiterplatte, was bedeutet, dass die Stifte auf der Gegenseite direkt in den gegenüberliegenden Steckverbinder ragen (diese Option war in der BOM NICHT verwendet, dennoch markierten die DFA-Prüfungen sie automatisch anhand des Footprints).

Befunde zu BOM und Alternativbauteilen

Drei Abweichungen zwischen Widerstandsbeschreibung und MPN traten auf dem SOM auf, wo automatisch erzeugte Beschreibungen nicht zu den angegebenen Teilenummern passten. Vorschläge für Alternativteile mussten vollständig gegen die Spezifikation geprüft werden. Auslöser war letztlich der Versuch, dem Fertiger generische R/C-Chipbauteile vorzugeben, die in seinen Bestückungslinien ohnehin geladen sind. Bestücker verlangen offenbar zunehmend explizit bestellbare MPNs, selbst für Allerweltsbauteile. Eine vorgeschlagene Induktivität wurde wegen falscher Strombelastbarkeit und Bauform abgelehnt, bevor eine passende freigegeben wurde.

Befunde zu Lieferkette und beigestellten Teilen

Die Lieferkette verursachte 13 Befunde. Die Ethernet-Buchse, der PHY, der DDR4L und der eMMC mussten beigestellt werden, das heißt, wir beschafften die Teile selbst und schickten sie an Sierra, statt sie vom Fertiger kaufen zu lassen. Der ursprüngliche USB-C-Steckverbinder ging aus dem Bestand, und sein Ersatz hatte einen anderen Footprint. Der aus dem Bibliotheksdienst des Anbieters geladene Footprint steckte voller Fehler, unter anderem metallisierte Durchsteckpads, die mit Lötstopplack überdeckt waren. Tenting, das vollständige Abdecken eines Lochs mit Lötstopplack, kann für Vias, die versiegelt sein sollen, eine legitime Wahl sein. Auf einem Pad, das Lötzinn aufnehmen muss, ist es gleich doppelt ein Fehler. Erstens verhindert der Lack, dass die Lötstelle überhaupt entsteht. Zweitens waren diese Pads Durchstecklöcher; die versiegelten Hülsen könnten Galvanikchemie einschließen, die im Reflow-Ofen austritt und die umliegenden Lötstellen verunreinigt. Sierra markierte es, korrigierte Lack- und Pastenöffnungen im CAM, und die Bibliothek wurde an der Quelle berichtigt.

31 % der Punkte waren bloße Dokumentation

Die am leichtesten vermeidbare Kategorie war Dokumentation: 18 der 58 Punkte, 31 % der Gesamtzahl, kamen aus einem unvollkommenen Datenpaket.

Das „Datenpaket“ bestand hier vor allem aus Fertigungszeichnung und Notizlagen in den PCB-Ausgaben, abgeleitet aus den ursprünglichen NXP-EVK-Designdaten und daher von Quilter auf das neue Design zu aktualisieren. Angesichts des Folgenden ist durchaus fraglich, ob das Anpassen vorhandener Fertigungszeichnungen und -notizen für ein neues Layout tatsächlich Zeit spart, verglichen damit, sie von Grund auf neu zu erstellen. Die aus dem geforkten NXP-Referenzdesign übernommenen Fertigungsnotizen waren teils veraltet.

Die Impedanztabellen des Baseboards widersprachen den Layoutdaten an drei Stellen. Die Absicht hinter bestimmten Entscheidungen zu Lötstopplack und Paste, etwa bewusst weggelassene Paste auf Do-not-install-Pads, war nicht dokumentiert.

In Bens eigenen Worten: „Vieles davon ging auf uns zurück, weil wir vorab nicht bei jedem einzelnen Detail sorgfältig genug waren.“ Wie gut das Layout auch ist, die entwerfende Person muss die beschreibenden Dokumente von Hand zusammenstellen: Fertigungszeichnungen, Bohrtabellen, Lagenaufbau, Impedanzangaben, IPC-Klasse, Netzliste. Fast ein Drittel aller Reibung in diesem Projekt entstand daraus, dass handgepflegte Dokumente und maschinell erzeugte Daten auseinanderliefen. Überflüssige Details in Fertigungs- und Bestückungsnotizen führen zudem oft zu Verzögerungen, während das CAM-Team Bedeutungen klärt oder scheinbar widersprüchliche Anforderungen anspricht.

Eine verwandte Frage kam bei den Referenzebenen auf. Einige Leiterbahnen wurden bei der 2D-Betrachtung durch das CAM-Team als mögliche Impedanzabweichungen markiert, obwohl der Lagenaufbau sie bereits berücksichtigt hatte, weil Power-Pours nicht als Rückstromreferenz für die impedanzkontrollierten Leiterbahnen genutzt wurden. Das ursprüngliche NXP-Evaluierungsboard hatte in einem früheren Durchlauf denselben Hinweis erhalten. Das wirft eine faire Branchenfrage auf: Brauchen die Formate ODB++ und IPC-2581 reichhaltigere Impedanzprofildaten, damit die CAM-DFM-Werkzeuge eines Fertigers das automatisch auflösen können, statt es von Hand anzusprechen?

Gelernte Lektionen und was wir anders machen würden

Die Fertigung der Project-Speedrun-Leiterplatten unterschied sich nicht vom Bau irgendeiner anderen feinpitchigen, impedanzkontrollierten Leiterplatte. Hier verallgemeinerte Lektionen, die für Ingenieurinnen und Ingenieure an jeder Art von Leiterplatte nützlich sein können.

1. Sprechen Sie vor der Bestellung mit dem Engineering-Team des Fertigers. Bestätigen Sie die Prozessstufe schriftlich und lassen Sie die davon abhängigen Regeln vorab freigeben.
2. Holen Sie sich den echten Lagenaufbau zuerst vom Fertiger. Dielektrika aus dem Datenblatt überstehen die Lamination nicht unverändert, und Ihr Laminat übersteht vielleicht die Lieferkette nicht.
3. Prüfen Sie das Datenpaket dreifach. Erzeugen Sie Fertigungsnotizen, IPC-Angaben und Impedanzprofile aus der EDA-Ausgabe, damit sie jedes Mal vollständig und konsistent sind.
4. Prüfen Sie Bibliotheken und BOMs gegen die Datenblätter. Gleichen Sie jedes Landepattern, jede Pin-1-Markierung und jede Teilenummer mit dem realen Bauteil ab. Wo möglich, VERRINGERN Sie die Komplexität der Footprints in Ihrer Bibliothek und setzen Sie einheitliche, normierte Bestückungslagen durch.
5. Planen Sie Impedanzreserve im Design ein. Rechnen Sie auf Außenlagen mit ±20 bis 30 % und führen Sie Signale, die das nicht vertragen, auf Innenlagen.

Fazit

Die wichtigste Lektion aus diesem Kapitel ist, dass das Wissen, das all diese DFM- und DFA-Punkte gelöst hat, größtenteils nirgends niedergeschrieben steht. Eine entwerfende Person lernt über 1, 5, 20 Jahre Zusammenarbeit mit einem Fertiger, was er beanstanden wird, und beobachtet dabei, welche Leiterplatten scheitern und warum.

Wir haben gezeigt, dass eine mit KI-Unterstützung entworfene Leiterplatte fertigbar ist. Tatsächlich verursachte das KI-generierte Layout keine Fertigungsreibung, die eine handgeroutete Leiterplatte nicht auch gehabt hätte. Die Reibung, die auftrat, kam aus den manuellen Teilen des Prozesses: Footprints prüfen, BOM-Daten sauber halten, Fertigungsnotizen schreiben und Missverständnisse mit dem Fertiger ausräumen. In jedem Unternehmen, mit dem wir sprechen, machen Ingenieurinnen und Ingenieure diese Arbeit noch immer bei jeder Leiterplatte. Und es ist oft die Arbeit, die man im ersten Blick auf den Projektplan gar nicht sieht – die Arbeit, die viel Zeit frisst und am Ende über den Erfolg des Projekts entscheidet.

Quilter kann den Layout-Prozess beschleunigen, ersetzt aber nicht die jahrzehntelange Erfahrung und Designintuition, die in funktionierende Hardware fließen.

Häufig gestellte Fragen

Kann eine KI-entworfene Leiterplatte bei einem Produktionsfertiger gebaut werden?

Ja. Die KI-generierten i.MX 8M Mini Leiterplatten von Project Speedrun wurden bei Sierra Circuits auf einem 8-lagigen, impedanzkontrollierten Aufbau mit 2 mil Leiterbahn und Abstand und lasergebohrten Vias gefertigt und bestückt. Von den 58 Punkten aus der Fertigungsprüfung kam die große Mehrheit aus Dokumentation, Bibliotheken, BOM und Lieferkette, nicht aus dem Routing.

Was sind lasergebohrte und gefüllte Vias, und wozu dienen sie?

Es sind kleine Blind Vias, die per Laser statt mechanisch gebohrt und anschließend mit Kupfer zugeplattet werden. Auf dem SOM verbinden sie die BGA-Pads mit der ersten Innenlage, ohne den Routingkanal zu verbrauchen, den ein großes mechanisch gebohrtes Pad belegen würde. Zusammen mit mechanischen Durchkontaktierungen durch den Kern macht dieser hybride Bohransatz feinpitchige 2-mil-Leiterplatten in Serie praktikabel.

Was ist mSAP?

Der modifizierte semi-additive Prozess (mSAP) baut Kupferleiterbahnen additiv auf, statt sie aus einer vollen Kupferlage zu ätzen. Er trägt die feine 2-mil-Geometrie, die das SOM verlangte, und gehört zusammen mit Laser Direct Imaging zu Sierras Micro-Fertigungsstufe.

Wurden die Fertigungsprobleme durch die Layoutqualität von Quilter verursacht?

Nein. Von den 58 Punkten waren 48 Themen aus Dokumentation, Bestückung oder Lieferkette, die es auf jeder komplexen Leiterplatte gibt. Die verbleibenden Punkte zur Prozessfähigkeit drehten sich größtenteils darum, unter welcher Prozessstufe die Leiterplatte angeboten war, dazu ehrliche Abwägungen bei Impedanztoleranz und Bohrabständen, die einem Feinpitch-Design innewohnen.

Was ist die häufigste Quelle von DFM- und DFA-Problemen?

Auf diesen Leiterplatten war die Dokumentation mit 31 % die größte Einzelkategorie, dicht gefolgt von Bestückungsthemen wie Footprints, Pin-Nummerierung und mehrdeutiger Polarität. Beides lässt sich mit automatisch erzeugten Fertigungsnotizen und systematischer Prüfung von Bibliothek und BOM vermeiden.

Quellen

Sierra Circuits. The Designer's Handbook for DFM. Sunnyvale, CA: Sierra Circuits Inc., Januar 2024.

Sierra Circuits. „Rigid PCB Capabilities.“ Abgerufen am 5. August 2026. https://www.protoexpress.com/products/rigid-pcb/.

Sierra Circuits. „Making Sub 3/3 a Reality.“ Sierra Circuits Blog. https://www.protoexpress.com/blog/making-3-mil-a-reality/.

Sierra Circuits. „Annular Rings Explained by a PCB Manufacturer.“ Sierra Circuits Blog. https://www.protoexpress.com/blog/dont-let-annular-rings-drive-you-crazy/.

Sierra Circuits. „Difference Between Microstrip and Stripline.“ Sierra Circuits Blog. https://www.protoexpress.com/blog/difference-between-microstrip-stripline-pcb/.

Sierra Circuits. „PCB DFM Tool (Better DFM).“ Abgerufen am 5. August 2026. https://www.protoexpress.com/tools/pcb-dfm-tool/.

Autoren: Amit Bahl, Ben Jordan, Iryna Zhuravel