AI設計コンピューターのコンパイル：Quilterが制約をレイアウトに変換（パート2/6）

Project Speedrunは、当社の物理駆動型AIを使って1台の完全なコンピューターをできるだけ速く設計するという挑戦です。本ブログシリーズでは、そのシステムがどのように開発されたか、そしてその背後にあるエンジニアリング上の判断を記録しています。 まずはProject Speedrunの概要と結果をご覧ください。

このプラットフォームを選んだのは、Linuxを起動し、高速メモリを駆動し、動画をストリーミングし、ミックスドシグナルのサブシステムを扱うコンピューターであれば、配置、配線、PDN、インターフェースルールのすべてを試すことになるからです。i.MX 8M Miniプラットフォームは843個の部品と5,141本のピンを含み、航空宇宙、自動車、産業分野の量産環境で使われる基板の代表例と言えます。プロのレイアウト見積もりは、ベースボードで238時間、SOMで190時間でした。Quilterを使った場合、クリーンアップに要したのはベースボードでわずか12時間、SOMで26.5時間でした。

従来のワークフローでは、回路図からレイアウトへの引き継ぎは、意図を明確にするためのエンジニアとPCBレイアウト担当者の打ち合わせから始まります。Quilterも概念的には同じ構造に従いますが、その打ち合わせを私たちが回路理解と呼ぶプロセスに置き換えます。プロジェクトファイルをアップロードし、Quilterがバイパスコンデンサ、差動ペア、電源ネット、特殊な制約をどのように解釈しているかを確認してから、ジョブを投入します。 

その後、レイアウトが無人で実行され、それらのルールを製造可能な形状へと変換している間に、エンジニアは別の作業に移ります。 

以下では、Quilterとエンジニアの間の引き継ぎがどのように機能するかを説明します。

Quilterへのアップロード（回路理解）

QuilterはAltiumプロジェクトをネイティブに読み込めるため、必要なのはドラッグ＆ドロップだけでした。プロジェクトファイルをQuilterのインターフェースにアップロードすると、システムは物理駆動型レイアウトのために設計の解釈を開始しました。

次に、Quilterが担当する重要な懸念事項を一つずつ確認しました。

バイパスコンデンサ
Quilterは、回路図上のパターン（部品のピンとグランドの間に明示的に接続されていること）に基づいて、バイパスコンデンサの大部分を自動検出します。それでも私たちは検出されたリストを確認し、誤分類がないかを洗い出して、すべての高周波デカップリングコンデンサが正しく識別されていることを確認しました。

差動ペア
差動ペアは、ネットの命名規則（例：_P / _Nのサフィックス）から自動的に検出されます。私たちはペアの組み合わせを確認し、各グループにインピーダンス目標を設定しました。これにより、Quilterは配線中に必要な形状と間隔を維持できます。

大電流ネットとポリゴン
大電流ネットを明示的に指定し、それらのネットに対してポリゴン生成を有効にしました。これにより、Quilterは適切な場所に電源用の銅箔を生成し、それらの領域を適切なクリアランスと幅で扱うよう導かれました。

特別な扱いが必要な部品
水晶振動子やスイッチングコンバーターなど、特定の部品には固有の配置・配線の手法が求められます。私たちはこれらの領域にフラグを付け、Quilterがその周囲の制約を尊重し、元の設計の意図を維持するようにしました。

このレビュー工程は、通常であればエンジニアとPCBレイアウト担当者の間で行われる「対話」に相当します。Quilterが設計をどう理解しているかに納得できた段階で、ジョブを投入しました。

層構成の定義

Quilterは、さまざまなメーカーの候補となる層構成と材料を探索することで、層構成を自動的に決定できます。プロジェクトによっては、それで便利かつ十分です。しかし、i.MX 8M Miniのような複雑なHDI設計では、チームが層構成を明示的に指定することを好む場合が少なくありません。

Project Speedrunでは、Sierra Circuitsと提携し、同社の短納期HDI製造能力に設計を合わせることにしました。具体的には次のとおりです。

• SOMのBGAブレイクアウトと高速メモリに適した8層HDI層構成を定義する。
• 実際の製造限界に合わせ、SOMには2 milの配線幅/間隔、ベースボードには3.5 milの配線幅/間隔を使用する。
• 誘電体構造と銅箔の厚さが、シグナルインテグリティと電力供給の両方を支えられるようにする。

Sierraの材料とプロセス上の制約に合わせて、Altiumで基板の層構成を設定しました。Quilterはこの層構成を配線と物理チェックに使用したため、生成されたすべての候補は、実際のベンダーが短期間で製造できる内容に基づいていました。

ベースボードの実行

ベースボードについて、Quilterは私たちの制約と選択した層構成を満たす複数の候補レイアウトを生成しました。

最終的に製造した候補は、配置と配線を含めて約27時間の計算時間を要しました。この実行で、Quilterは次のことを行いました。

• すべての固定配置とルームレベルのフロアプランを尊重しながら、500個強の部品を配置。
• 3.5 milの配線幅/間隔ルールを守りつつ、約2,000本のピンを配線し、98.4%の完了率を達成。

意外に思われるかもしれませんが、配線完了率が最も高いレイアウトを選んだわけではありません。Quilterは3 milの配線幅/間隔で約99%の完了率を達成した候補も生成しました。その設計はSierraや同様に攻めた製造能力を持つ他の製造業者であれば製造可能でしたが、このプロジェクトの目標は、皆さまがすでに利用しているかもしれない、広く利用可能で低コストな製造業者の能力の範囲内に収めることでした。

そこで、次の要素のバランスが取れた候補を選びました。

• 高い完了率（98.4%）。
• JLCPCBなどの製造業者で製造可能な、より保守的な3.5 milの配線幅/間隔。

Quilterは制約空間全体にわたってさまざまな候補を探索でき、エンジニアは実際のプロセス、コスト、リスクに最も合致するものを選択します。

SOMの実行

SOMは、ベースボードよりもはるかに難しい課題でした。最も高密度な配線、i.MX 8M MiniのBGA、LPDDR4、eMMC、その他の重要な高速信号が、コンパクトなHDI基板に集約されています。このプロジェクトの開発時間の大半もSOMに費やされました。

問題を扱いやすくするため、Quilterに与えるSOMのタスクを簡素化しました。

1. 人が定義した配置
   SOMの部品配置にはQuilterを使わないことにしました。その代わりに元の設計に基づいて配置を固定し、実験の焦点を配線性能と制約の処理に絞りました。
2. 事前に配線したBGAファンアウト
   BGAについては人手による部分的なファンアウトを作成し、最も繊細な引き出し配線を手作業で処理しました。これにより、Quilterは残りの難しい作業、すなわち高密度な信号配線、等長配線、電源ポリゴン、制約に基づくクリーンアップに注力できました。

これらの簡素化を行ったうえで、SOMのコンパイルを毎晩実行し、各結果から学びながらQuilterのアルゴリズムを反復改善し、Quilterの開発を前進させました。また、WiFi / Bluetoothモジュールは在庫切れだったため、取り除くことにしました。回路図に大きな変更を加えるリスクは避けたかったですし、基板の残りの部分だけでも十分に楽しめていたからです。

初期の実行では、このプロジェクトを成功させるために必要な結果は得られていませんでした。

• 配線完了率は60～70%。
• 等長配線なし。
• ポリゴンと大電流ネットが欠落。
• ほとんどの差動ペアが配線に失敗。

時間をかけてQuilterの制約と形状の処理を改善するにつれて、完了率は向上し、レイアウトの品質も大幅に改善しました。

最終的にQuilterは十分に進化し、15時間実行したジョブで2 milの配線幅/間隔において98.7%の配線完了率を達成し、DRCクリーンなレイアウトに到達できました。

人が行った元の設計は約3.2 milでした。その許容値には完全には及びませんでしたが、2 milの配線幅/間隔までエッチングできるSierra Circuitsの能力に頼ることで、SOMを製造に回し、実験を前に進めるには十分でした。

候補の選択

ベースボードとSOMのどちらにおいても、完了率だけに基づいて数学的に「最良」の候補を選んだわけではありません。

候補の選択には、人間のレイアウトエンジニアが適用するのと同じ考慮事項が反映されました。

• 製造性：幅広い製造業者に対応できる設計を保つため、ベースボードでは3 milではなく3.5 milを選択。
• リスクとマージン：配線が簡素化され、Sierraの実績あるHDIプロセスの範囲内に収まる場合には、SOMで2 milの配線幅/間隔を採用。

このフェーズにおけるQuilterの役割は、指定した制約の下で可能なレイアウトの空間を探索することです。エンジニアの役割は、そのプロジェクトにとって完了率、マージン、製造性、リスクのバランスが最も良い候補を選択することです。

待ち時間のない、設計者の引き継ぎ

Quilterへの設計の投入はシンプルです。プロジェクトを準備し、ファイルをアップロードし、システムが制約をどう理解しているかを確認して、実行を開始します。このプロセスはプロのレイアウトエンジニアとの作業に似ていますが、専門家の空き状況、スケジュールの遅れ、長いフィードバックサイクルに依存することはありません。回路理解によってQuilterは設計意図を尊重し、自律性によって数週間ではなく数時間で結果を提供します。次に、エンジニアが再びループに加わり、優れた自動化の結果を量産対応の設計へと仕上げる最終調整を行います。

Quilterの出力はこちらからダウンロードできます。