Kompilieren eines KI-entworfenen Computers: Quilter setzt Randbedingungen in Layout um (Teil 2/6)

Project Speedrun ist unsere Herausforderung, mit unserer physikgestützten KI so schnell wie möglich einen vollständigen Computer zu entwerfen. Diese Blogserie dokumentiert die Entwicklung des Systems und die technischen Entscheidungen dahinter. Beginnen Sie mit dem Überblick zu Project Speedrun und seinen Ergebnissen.

Wir wählten diese Plattform, weil ein Computer, der Linux startet, schnellen Speicher ansteuert, Videos streamt und Mixed-Signal-Teilsysteme bedient, sämtliche Platzierungs-, Routing-, PDN- und Schnittstellenregeln fordert. Die i.MX-8M-Mini-Plattform enthält 843 Bauteile und 5,141 Anschlüsse und ist damit repräsentativ für Platinen in serienmäßigen Luft- und Raumfahrt-, Automobil- und Industrieanwendungen. Professionelle Layoutschätzungen lagen bei 238 Stunden für die Basisplatine und 190 Stunden für das SOM. Mit Quilter benötigte die Nachbearbeitung nur 12 Stunden bei der Basisplatine und 26.5 Stunden beim SOM.

In klassischen Abläufen beginnt die Übergabe vom Schaltplan zum Layout mit einem Gespräch zwischen dem Ingenieur und dem PCB-Layoutspezialisten, um die Entwurfsabsicht zu klären. Quilter folgt derselben Grundstruktur, ersetzt das Gespräch aber durch einen Prozess, den wir Schaltungsverständnis nennen. Sie laden die Projektdateien hoch, prüfen Quilters Interpretation von Abblockkondensatoren, Differenzpaaren, Versorgungsnetzen und besonderen Randbedingungen und starten dann den Auftrag. 

Danach können Ingenieure eine andere Aufgabe übernehmen, während das Layout unbeaufsichtigt läuft und diese Regeln in fertigbare Geometrie umsetzt. 

Im Folgenden zeigen wir, wie die Übergabe zwischen Quilter und Ingenieur funktioniert.

Hochladen in Quilter (Schaltungsverständnis)

Quilter kann das Altium-Projekt nativ lesen. Nötig war daher nur Drag-and-drop: Wir luden die Projektdateien in Quilters Oberfläche hoch. Anschließend begann das System, das Design für ein physikgestütztes Layout zu interpretieren.

Danach prüften wir die kritischen Aspekte, für die Quilter verantwortlich ist:

Abblockkondensatoren
Quilter erkennt Abblockkondensatoren weitgehend automatisch anhand ihres Schaltungsmusters: eine ausdrückliche Verbindung zwischen Bauteilanschluss und Masse. Trotzdem prüften wir die erkannte Liste, um Fehlklassifizierungen zu erfassen und sicherzustellen, dass alle hochfrequenten Entkopplungskondensatoren korrekt identifiziert waren.

Differenzpaare
Differenzpaare werden anhand von Netzbenennungskonventionen wie den Suffixen _P / _N automatisch erkannt. Wir bestätigten die Paarungen und legten Impedanzziele für jede Gruppe fest, damit Quilter beim Routing die erforderliche Geometrie und Abstände einhalten konnte.

Hochstromnetze und Polygone
Wir markierten Hochstromnetze ausdrücklich und aktivierten die Polygonerzeugung für diese Netze. Dadurch erzeugte Quilter Versorgungskupfer an den richtigen Stellen und behandelte die Bereiche mit geeigneten Abständen und Breiten.

Bauteile mit besonderen Anforderungen
Bestimmte Bauteile, etwa Quarze und Schaltwandler, benötigen spezifische Platzierungs- und Routingverfahren. Wir kennzeichneten diese Bereiche, damit Quilter die umliegenden Randbedingungen und die Absicht des ursprünglichen Designs bewahrte.

Dieser Prüfschritt entspricht dem Gespräch, das normalerweise zwischen Ingenieur und PCB-Layoutspezialist stattfindet. Sobald wir mit Quilters Designverständnis zufrieden waren, starteten wir den Auftrag.

Definition des Lagenaufbaus

Quilter kann einen Lagenaufbau automatisch bestimmen, indem es mögliche Schichtaufbauten und Materialien verschiedener Hersteller untersucht. Bei manchen Projekten ist das bequem und ausreichend. Bei komplexen HDI-Designs wie dem i.MX 8M Mini legen Teams den Lagenaufbau jedoch häufig lieber ausdrücklich fest.

Für Project Speedrun entschieden wir uns für die Zusammenarbeit mit Sierra Circuits und richteten den Entwurf auf deren Fähigkeiten zur schnellen HDI-Fertigung aus. Das bedeutete:

• Definition eines 8-lagigen HDI-Aufbaus, der zu den BGA-Ausführungen und dem Hochgeschwindigkeitsspeicher des SOM passt.
• Verwendung von 2 mil Leiterbahnbreite/-abstand für das SOM und 3.5 mil Leiterbahnbreite/-abstand für die Basisplatine entsprechend tatsächlicher Fertigungsgrenzen.
• Sicherstellen, dass die dielektrische Struktur und Kupferstärken sowohl Signalintegrität als auch Stromversorgung unterstützen.

Wir konfigurierten den Lagenaufbau in Altium passend zu Sierras Materialien und Prozessvorgaben. Quilter verwendete ihn anschließend beim Routing und bei den Physikprüfungen. Jeder erzeugte Entwurf beruhte damit auf dem, was ein realer Hersteller tatsächlich schnell fertigen konnte.

Durchlauf für die Basisplatine

Für die Basisplatine erzeugte Quilter mehrere Layoutentwürfe, die unsere Randbedingungen und den gewählten Lagenaufbau erfüllten.

Der schließlich gefertigte Entwurf benötigte etwa 27 Stunden Rechenzeit einschließlich Platzierung und Routing. Bei diesem Durchlauf:

• Platzierte Quilter etwas mehr als 500 Bauteile unter Einhaltung aller fixierten Positionen und der bereichsbezogenen Bauteilanordnung.
• Routete Quilter ungefähr 2,000 Anschlüsse und erreichte 98.4% Fertigstellung unter Einhaltung von 3.5 mil Leiterbahnbreite/-abstand.

Vielleicht überraschend wählten wir nicht das Layout mit dem höchsten Routing-Fertigstellungsgrad. Quilter erzeugte auch einen Entwurf mit ungefähr 99% Fertigstellung bei 3 mil Leiterbahnbreite/-abstand. Sierra und andere ähnlich leistungsfähige Fertiger hätten diesen Entwurf herstellen können. Unser Ziel war jedoch, innerhalb der Fähigkeiten breit zugänglicher, auch kostengünstiger Hersteller zu bleiben, die Sie möglicherweise bereits nutzen.

Deshalb wählten wir den Entwurf mit folgendem Gleichgewicht:

• Hoher Fertigstellungsgrad (98.4%).
• Konservativere 3.5 mil Leiterbahnbreite/-abstand, die beispielsweise bei JLCPCB gefertigt werden können.

Quilter kann eine Reihe von Entwürfen im Raum der Randbedingungen untersuchen. Ingenieure wählen denjenigen aus, der am besten zu realem Prozess, Kosten und Risiko passt.

Durchlauf für das SOM

Das SOM war erheblich anspruchsvoller als die Basisplatine. Es konzentriert höchstdichtes Routing, den i.MX-8M-Mini-BGA, LPDDR4, eMMC und weitere kritische Hochgeschwindigkeitssignale auf einer kompakten HDI-Platine. Es beanspruchte auch den Großteil unserer Entwicklungszeit in diesem Projekt.

Um die Aufgabe beherrschbarer zu machen, vereinfachten wir sie für Quilter:

1. Von Menschen definierte Platzierung
   Wir entschieden uns, Quilter beim SOM nicht für die Bauteilplatzierung einzusetzen. Stattdessen fixierten wir die Platzierung anhand des Originaldesigns, um das Experiment auf Routingleistung und den Umgang mit Randbedingungen zu konzentrieren.
2. Vorgeroutetes BGA-Fanout
   Wir erstellten ein teilweise manuelles Fanout für die BGAs und übernahmen die empfindlichsten Ausführungen von Hand. Quilter konnte sich dadurch auf die verbleibende anspruchsvolle Arbeit konzentrieren: dichtes Signalrouting, Längenabgleich, Versorgungspolygone und randbedingungsgesteuerte Nachbearbeitung.

Mit diesen Vereinfachungen führten wir die SOM-Kompilierung jede Nacht durch. Wir verbesserten Quilters Algorithmen anhand der Ergebnisse und trieben so seine Entwicklung voran. Außerdem entfernten wir das WLAN-/Bluetooth-Modul, weil es nicht lieferbar war, wir keine größere Schaltplanänderung riskieren wollten und mit dem Rest der Platine bereits genug Spaß hatten.

Frühe Durchläufe lieferten noch nicht die für den Projekterfolg nötigen Ergebnisse:

• 60–70% Routing-Fertigstellung.
• Kein Längenabgleich.
• Fehlende Polygone und Hochstromnetze.
• Die meisten Differenzpaare konnten nicht geroutet werden.

Mit der Zeit verbesserten wir Quilters Umgang mit Randbedingungen und Geometrie. Die Fertigstellungsgrade stiegen, und die Qualität der Layouts nahm erheblich zu.

Schließlich war Quilter so weit fortgeschritten, dass wir ein DRC-fehlerfreies Layout mit 98.7% Routing-Fertigstellung bei 2 mil Leiterbahnbreite/-abstand in einem 15-stündigen Auftrag erreichen konnten.

Das ursprüngliche menschliche Design erreichte etwa 3.2 mil. Diese Fertigungstoleranz erreichten wir nicht vollständig. Doch dank Sierra Circuits’ Fähigkeit, bis zu 2 mil Leiterbahnbreite/-abstand zu ätzen, konnten wir das SOM zur Fertigung freigeben und das Experiment fortsetzen.

Auswahl der Entwürfe

Weder bei der Basisplatine noch beim SOM wählten wir den mathematisch „besten“ Entwurf allein anhand des Fertigstellungsgrads.

Stattdessen folgte die Auswahl denselben Überlegungen, die ein menschlicher Layoutingenieur anstellen würde:

• Fertigbarkeit – 3.5 mil statt 3 mil bei der Basisplatine, um die Fertigung bei einer breiten Auswahl an Herstellern zu ermöglichen.
• Risiko und Reserve – 2 mil Leiterbahnbreite/-abstand beim SOM, wenn dies das Routing vereinfachte und innerhalb von Sierras bewährtem HDI-Prozess blieb.

Quilters Rolle in dieser Phase ist die Untersuchung möglicher Layouts unter Ihren vorgegebenen Randbedingungen. Die Rolle des Ingenieurs ist die Auswahl des Entwurfs, der Fertigstellungsgrad, Reserve, Fertigbarkeit und Risiko für das jeweilige Projekt am besten ausbalanciert.

Übergabe an einen Layouter – ohne Wartezeit

Ein Design an Quilter zu übergeben ist unkompliziert: Projekt vorbereiten, Dateien hochladen, das Verständnis der Randbedingungen bestätigen und den Durchlauf starten. Der Prozess ähnelt der Zusammenarbeit mit einem professionellen Layoutingenieur, ohne von dessen Verfügbarkeit, Terminverzögerungen oder langen Rückmeldeschleifen abzuhängen. Das Schaltungsverständnis sichert die Entwurfsabsicht, während die Autonomie Ergebnisse in Stunden statt Wochen liefert. Anschließend kehrt der Ingenieur in den Prozess zurück und ergänzt den Feinschliff, der aus einem starken automatisierten Ergebnis ein produktionsreifes Design macht.

Klicken Sie hier, um die Ausgabe von Quilter herunterzuladen.