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この記事は、Quilterの物理法則に基づくレイアウト自動化を使い、NXP i.MX 8M Mini搭載コンピューターを再現した過程を詳しく紹介するシリーズの一部です。
どのハードウェアチームもこの苦しみを知っています。PCBレイアウトを完成させ、使い慣れたSIシミュレーションツールを実行すると、最善を尽くしたにもかかわらず重大なシグナルインテグリティ問題が見つかる。こうなると、さらなる修正、追加のシミュレーション、そして場合によっては高くつく基板の再設計（リスピン）が待っています。
しかし、こうした問題を発生する前に防ぐことができたらどうでしょうか？
それこそが、AI支援によるコレクト・バイ・コンストラクション（構築段階で正しさを担保する）型PCB設計の約束です。Quilterは、シグナルインテグリティをレイアウト後の検証ステップとして扱うのではなく、物理を考慮した制約を配置と配線に組み込みます。そのため、最初の候補の時点で、SIツールが最終的に修正を指摘するであろう内容にすでに沿ったものになっています。Quilterは、すでに信頼しているCADやシミュレーションのスタックと併用できるよう設計されており、SI問題を「いつ・どこで」解決するかを変えます。（Quilter.ai）
シグナルインテグリティ向けの評価の高いPCBツールを検討しているなら、この分野が充実していることはすでにご存じでしょう。この変化は、それらのツールを置き換えることではありません。SIを「検出して修復する」から「設計によって防ぐ」へと移行させることなのです。
シグナルインテグリティ問題が見逃されるとどうなるのか？
よくあるシナリオを想像してみてください。チームがブリングアップのマイルストーンに向けて全力で進んでいます。レイアウトは「完了」し、DRCもパスし、製造出力もきれいに見えます。ところが、SIサインオフを実行すると基板上に問題が次々と浮かび上がります。いくつかのネットにインピーダンス不連続があり、ある差動ペアにはアイマージンを潰すのに十分なスキューがあり、重要なクロックがプレーン分割をまたいでいるため、まさに最悪の場所で戻り経路が途切れているのです。（最後の問題に心当たりがあるなら、それは戻り経路の不連続が予期せぬEMIやタイミング不良の典型的な原因だからです。）（Texas Instruments）
その後に起こることは予想どおりです。
- レイアウトツールで反復し、SIを再実行します。
- 配線を調整し、層を入れ替え、部品を移動し、ビア遷移を微調整して、もう一度試します。
- その「修正」は、しばしば他の制約にも波及します。等長配線が崩れる、結合が変わる、デカップリングコンデンサの配置がPDNを支えられなくなる、あるいは配線密度のせいで妥協を強いられる、といった具合です。
優れたシミュレーションスイートがあっても、ワークフローは依然としてシミュレーションと修正のループです。Cadence Sigrity、Ansys SIwave、Siemens HyperLynxのようなツールが広く使われているのは、高速チャネルやDDRインターフェースのレイアウト後検証とレイアウト前の検討に非常に優れているからです。（Cadence）問題は能力ではありません。問題はタイミングです。
SI問題が見逃されると、現実の影響はすぐに積み重なります。スケジュールの遅延、終盤のECOの繰り返し、追加のエンジニアリング工数、そして最悪の場合は基板のリスピンです。「コスト」は製造費だけではありません。チームが最も貴重な注意力を前進ではなく手戻りに費やすという機会費用なのです。
PCB設計における「コレクト・バイ・コンストラクション」を定義しましょう
コレクト・バイ・コンストラクションとは、解析後に後付けで修正するのではなく、レイアウトの段階で重要な電気的制約を満たすように基板を構築することを意味します。シグナルインテグリティの観点では、SIツールが後でチェックする項目、つまり制御されたインピーダンス、安定した戻り経路、差動ペアの挙動、そしてマージンを維持する配線判断を、レイアウトプロセスが能動的に徹底することを意味します。
これは、レイアウトを出力として扱い、シミュレーションを監査とする従来のレイアウト後解析とは異なります。レイアウト後シミュレーションは、多くの設計でサインオフに依然として不可欠です。しかし、レイアウトの初稿が物理レベルで制約を考慮していないなら、実質的に問題を遅れて発見することを選んでいるのと同じです。
基板の高密度化とインターフェースの高速化が進むほど、コレクト・バイ・コンストラクションの重要性は増します。高速になるほど、小さなレイアウト上の判断が大きな影響を生む可能性があります。特に、戻り電流が迂回を強いられる場合や、層遷移でインピーダンスが変化する場合です。ベンダーや標準化団体のガイダンスは、繰り返し同じ基本原則を指摘しています。高速配線は連続した基準プレーン上に通すこと、プレーン分割を避けること、そしてインピーダンスをシステム全体の特性として管理することです。（Texas Instruments）
レイアウト後シミュレーションだけではもはや不十分な理由
はっきりさせておきましょう。現在のSIツールの状況は充実しており、それには正当な理由があります。
- Cadence Sigrityは、ダイ間接続やSerDesに焦点を当てたワークフローを含め、高速システム向けの包括的なSIおよびPI解析に重点を置いています。（Cadence）
- Ansys SIwaveは、PCBおよびパッケージのSI、PI、EMI解析専用のプラットフォームとして位置付けられています。（Ansys）
- Siemens HyperLynxは、DDR、高速シリアル、汎用信号に対するレイアウト前の検討とレイアウト後の検証を提供します。（Siemens Digital Industries Software）
これらのツールは、次のような問いに答えることに優れています。
- 「このトポロジーで、このチャネルは仕様を満たすか？」
- 「最悪の反射はどこで起きているか？」
- 「この条件下でアイパターンはどう見えるか？」
- 「クロストークやタイミング不良のリスクがあるネットはどれか？」
限界は精度ではありません。ワークフローの経済性です。
レイアウト後シミュレーションが問題を見つけるのは、レイアウトがすでに配線の予算を「使い切った」後です。その段階では、基板は高密度になり、層は割り当て済みで、配置の判断は固まっており、修正は物理的にまだ可能な範囲に制約されます。スティッチングビアを追加して戻り経路を改善したり、連続したプレーンの上を通るように再配線したりといった小さなSIの変更でさえ、複数のネットや複数の制約に連鎖的に波及する可能性があります。たとえばTIの高速レイアウトガイダンスでは、プレーン分割をまたぐ際には戻り経路を確保する必要があると明記しています。そうしなければループ面積が大きくなり、挙動が劣化するためです。（Texas Instruments）
基板の複雑さと速度が増すにつれ、求められているのは検出から予防への転換です。それこそが、AI支援による物理を考慮したレイアウトが埋めるように設計されたギャップです。
ワークフローを並べて比較
ステップ | 従来のSIワークフロー（検出と修復） | Quilterのワークフロー（コレクト・バイ・コンストラクション） |
1 | DRCが完了するまで配線する | ネイティブCADを取り込み、重要なネットと制約を最初に特定する（Quilter.ai） |
2 | 完成したレイアウトに対してSIツールを実行する（Cadence） | 複数の候補を並列に生成し、物理制約に照らして評価する（Quilter.ai） |
3 | 不具合を解釈し、レイアウトをECOで修正する | 候補のレビュー中に、制約のカバー状況と物理を考慮したフィードバックを提示する（Quilter.ai） |
4 | SIを再実行し、ループを繰り返す | 候補を選び、CADツールにエクスポートして最終確認を行います。比較にはエクスポートと後処理の工数も含めてください。詳しくはレイアウト評価ガイドをご覧ください。 |
5 | 反復の後にサインオフ | 必要に応じてSIサインオフは引き続き実施するが、想定外の問題は少なくなる |
だからこそ「シミュレーションを超えて」が重要なのです。シミュレーションは引き続き使います。ただ、物理が要求することを設計が初めて知る場としてシミュレーションに頼るのをやめるのです。
QuilterのAIは設計中にシグナルインテグリティの課題をどう解決するのか？
Quilterの目標は、配線に後付けされたもう一つのSIビューアになることではありません。Quilterは既存のツールチェーンと連携する物理駆動型のレイアウトエンジンです。一般的なCAD環境からネイティブプロジェクトをアップロードし、制約と設計意図を定義すると、Quilterが候補を生成・評価した後、ネイティブファイルとして返します。（Quilter.ai）
以下では、レイアウト後のデバッグで頻繁に現れる3つのSI問題と、コレクト・バイ・コンストラクションのアプローチがそれらをどのように早い段階で防ぐかを紹介します。
インピーダンス不連続：制御され続けるインピーダンス制御
インピーダンス不連続は、SIの悩みの典型的な原因です。特にエッジレートが上がるにつれ、反射、タイミングの不確実性、マージンの損失として現れます。原因はおなじみのものです。急激な線幅の変化、管理が不十分なビア遷移、一貫性のない基準プレーン、あるいは実際の配線層に合わせていない層構成などです。
従来のツールは、レイアウトが存在した後でこれらを指摘します。それは価値のあることですが、発見が遅いことに変わりはありません。
Quilterはこれを、配線後の診断ではなく、配線中に徹底すべき問題として扱います。Quilterはインピーダンス制御が必要なネットを特定し、層構成を考慮したルールで配線するため、線幅と間隔は選択された層構成プロファイルの目標インピーダンスに一致します。Quilterは、各候補の層構成に基づいて差動ペアの線幅と間隔を決定するために物理計算を用いていると説明しています。これが重要なのは、インピーダンス制御は単なるチェック項目ではないからです。それは形状、材料、遷移の累積的な結果です。インピーダンス制御に関する標準のガイダンスでは、単に「細い配線を引く」ことではなく、特性インピーダンスを規定の許容範囲内に維持することとして扱われています。（electronics.org）
実践例：高速リンクが密度の異なる複数の領域を通過しなければならない基板を構築している場合、コレクト・バイ・コンストラクション型のルーターは、インピーダンスプロファイルを維持する配線層と形状を選択することで、それらの領域全体でインピーダンスの意図を維持できます。レイアウト後に妥協を強いられることはありません。
不適切な戻り経路：「見えない」電流経路を明示する
多くのSI問題は、信号配線そのものではなく、信号が戻り電流に何を強いるかによって引き起こされます。
高周波では、戻り電流は最もインピーダンスの低い経路、通常は基準プレーン上で信号に隣接する位置に沿って流れます。信号が分割されたプレーンやボイドをまたぐと、戻り電流は迂回を強いられ、ループ面積が増大し、ノイズ、結合、EMIの新たな発生源となります。TIの高速レイアウトガイドラインでは、プレーン分割を避けること、そして避けられない場合には（たとえばスティッチングコンデンサで）戻り経路を確保することを強調しています。（Texas Instruments）
レイアウト後のワークフローでは、ネットがタイミング試験やEMI試験で不合格になって初めて戻り経路の問題に気づき、そこから原因となる形状をさかのぼって探すことがよくあります。
予防的なレイアウトワークフローでは、戻り経路を配線判断の一部として扱います。Quilterは、幾何学的なルール表だけに頼るのではなく、配置と配線の段階で戻り経路や結合リスクなどを考慮する、物理を考慮した設計について説明しています。（Quilter.ai）その結果、途切れた基準プレーンの上を通る高速配線のような「隠れた」落とし穴が減り、基板がすでに詰まった後でスティッチング対策を追加するような終盤の変更も減ります。
簡単なメンタルモデルを挙げるなら、信号配線は回路の半分にすぎません。コレクト・バイ・コンストラクションのアプローチは、残りの半分が想定外の問題になるのを防ぎます。
差動ペアのスキュー：配線後ではなく配線中にタイミングを管理する
差動ペアは、高速シリアルリンク、USB、PCIe、そして多くのクロック経路など、あらゆる場所に存在します。スキューや不整合はアイ開口を劣化させ、ジッタ感度を高め、実際の製造公差と組み合わさると、「シミュレーションでは合格」した設計を「システムでは不合格」という想定外の結果に変えてしまうことがあります。
HyperLynxやSigrityなどのSIツールは、チャネルの挙動やマージンを解析できます。（Siemens Digital Industries Software）しかし、予防の話はもっと早い段階から始まります。差動ペアには、規律ある配線、一貫した間隔、そして最終的な長さの数値ルールだけでなく実際のトポロジーを尊重した等長配線が必要です。
Quilterは差動ペアの検出と配線をサポートしており、層構成ごとにインピーダンスを考慮した形状を計算し、ペアが目標インピーダンスを満たすように配線されると説明しています。コレクト・バイ・コンストラクションのワークフローでは、等長配線とスキュー制御は、基板がすでに混雑した後に当てるパッチではなく、配線計画の一部として扱われます。
実践例：高密度な基板では、長さの目標値を達成するために土壇場でミアンダ配線が追加されるのをよく見かけます。こうしたミアンダが狭いスペースに無理に押し込まれると、結合やEMIの問題を引き起こす可能性があります。予防的なアプローチは、等長が自然に達成されるように配線を計画することで、そうした力技を必要としないことを目指します。
予防的なアプローチからどのような成果が期待できるのか？
期待する効果は、次のように捉えるとよいでしょう。
予防的なSIワークフローは、インピーダンスの設計意図、戻り経路の連続性、差動ペアの挙動をレイアウト中に考慮することを目指します。シミュレーションと修正の反復、ECO作業、リリースまでの時間が減るかどうかは、代表的な設計で測定する必要があります。レイアウト評価ガイドは比較の進め方を説明するもので、実測による性能優位性の証拠ではありません。
評価すべき結果は3つあります。
第一に、承認までの反復回数です。プロセスで必要とされるSigrity、SIwave、HyperLynxは引き続き使用し、配線、解析、修正のサイクル数を記録します。（Cadence）
第二に、経過時間とエンジニアリング工数です。Quilterの候補ベースのワークフローは製品ページで説明されています。（Quilter.ai）同じ入力と合格基準を使い、設定、レビュー、後処理、エクスポートの時間も含めて既存のプロセスと比較します。レイアウト評価ガイドは評価方法を示すもので、検証済みの直接比較結果ではありません。
第三に、エンジニアリング時間の配分です。事後的なレイアウト修正に使う時間が減り、アーキテクチャ、検証計画、その他の設計判断に使う時間が増えるかを測定します。
「時間と反復」への影響を示す実際の公開事例として、QuilterのProject Speedrunに関する報道があります。AIが設計したLinuxコンピューターが、従来の取り組みよりはるかに少ない人手の作業時間で、初回で起動したと報じられています。これはSIのケーススタディではありませんが、より広い考え方を示しています。反復のコストを下げれば、動作するハードウェアにより速くたどり着けるということです。（Tom's Hardware）
SI問題を追いかけるのはもう終わりにしませんか？始め方はこちら
現在のプロセスが「レイアウトを完成させてから、何が壊れたかをSIツールに教えてもらう」というものであっても、シフトレフトのためにそれを捨てる必要はありません。
Quilterでは、出発点はなじみのあるものです。ネイティブプロジェクトをアップロードし、基板外形と制約を定義し、重要な配置の意図を固定したら、あとはQuilterが物理を考慮した制約に照らしてレイアウト候補を生成し、スコアリングします。Quilterは既存のワークフローと連携し、チームがすでに使っているのと同じネイティブ形式でファイルを返すよう位置付けられています。（Quilter.ai）
さらに詳しく知りたい方のために、Quilterはワークフローと技術を紹介する製品ページを用意しており、「物理駆動型AI」という位置付けや、候補を並列に探索するモデルについても説明しています。（Quilter.ai）
直接試してみたい方のために、Quilterは自律型AI PCBレイアウトの無料プランを提供しています。（Quilter.ai）
FAQ（よくある懸念への簡潔な回答）
Quilterと併せて既存のSIツールを使い続けられますか？
はい。Quilterは、Sigrity、SIwave、HyperLynxといった確立されたSIスイートを補完するよう設計されており、それらが問題を見つけた後に反復が必要になる頻度を減らします。
これは最先端のSerDes設計だけのためのものですか？
いいえ。コレクト・バイ・コンストラクションは、SI問題がスケジュールリスクを生むあらゆる場面で価値があります。戻り経路、インピーダンス制御、差動ペアの挙動が依然として重要な「中程度」の高速設計も含まれます。
チームがすでにSIのベストプラクティスに従っている場合は？
まさにそのような場合にこそ役立ちます。連続した基準プレーン上での配線やインピーダンス制御の維持といったベストプラクティスは十分に確立されています。課題は、スケジュールのプレッシャーの下でそれらを一貫して徹底することです。
制約や設計意図のコントロールを失いませんか？
Quilterのワークフローは、制約の定義と、システムが何を考慮し何を考慮しないかを事前に透明性をもってレビューすることを重視しており、その後、お使いのCAD環境で最終仕上げを行えるようネイティブファイルを返します。（Quilter.ai）
