Von Freerouting bis DRC: acht öffentliche PCB-Tests mit GPT-6 Astra

Teil 2 von 3 unserer Serie „GPT-6 Astra PCB Design“.

Öffentliche Berichte zeigen, wie GPT-6 Astra einige Leiterplatten routet und native Projekte in KiCad und EasyEDA Pro vorbereitet. Wir verfolgen die Entwicklungen in diesem Bereich aktiv und haben umfassend nach dokumentierten Berichten über GPT-6 Astra und andere Frontier-Modelle im PCB-Design gesucht. Ausgewertet haben wir acht Berichte, die bis zum 26. Oktober 2026 verfügbar waren. Möglicherweise gibt es weitere Berichte, die unsere Suche nicht gefunden hat. Die Berichte gehen von unterschiedlichen Ausgangsdaten aus, erlauben unterschiedliche Werkzeuge und enden in unterschiedlichen Phasen der Verifikation. Ihre Ergebnisse taugen daher weder für eine gemeinsame Erfolgsquote noch für einen direkten Vergleich der eingesparten Zeit.

Die Berichte zeigen nützliche Fortschritte. Keiner von ihnen misst jedoch, wie viel menschliche Arbeit nötig war, um aus der Ausgabe des Modells eine Leiterplatte zu machen, die eine Ingenieurin oder ein Ingenieur freigeben würde. Dieser Überblick vergleicht die Workflows, Prüfungen, Fertigungsnachweise und Lücken der einzelnen Berichte sowie öffentliche PCB-Tests mit Claude-Modellen. Die Leiterplatten sind überwiegend klein und einfach; wir nehmen sie auf, weil bislang genau das veröffentlicht wurde. Die meisten Berichte stammen von Unternehmen, die PCB-Fertigung oder Designwerkzeuge verkaufen – wie Quilter auch. Behalten Sie das beim Lesen der Ergebnisse im Hinterkopf.

OpenAIs Launch-Beitrag zu GPT-6 Astra vom 3. September enthielt einen auf 15 Sekunden gekürzten Clip, in dem Astra das Layout einer Leiterplatte in KiCad erstellt. Astra ist in ChatGPT verfügbar – in den Tarifen Plus, Pro, Business und Enterprise – sowie über die API von OpenAI. In Teil 1 haben wir uns diese Demo angesehen und untersucht, warum große Sprachmodelle (LLMs) beim PCB-Layout nach wie vor Schwierigkeiten haben.

Die wichtigsten Ergebnisse

• Routing. Im KiCad-Test von NextPCB nutzte Astra den Open-Source-Autorouter Freerouting, um die Arbeit abzuschließen. Der Bericht von JLCPCB beschreibt denselben Ansatz, laut seinen FAQ wurde das geroutete Layout jedoch aus einer früheren Aufgabe übernommen. NextPCB erhielt auf diesem Weg in etwa 12 Minuten eine geroutete Leiterplatte, allein über die KiCad-Oberfläche dagegen drei Leiterbahnsegmente in einer Stunde. In einem Test des GitHub-Nutzers cyjjjj-21 ohne installiertes Freerouting platzierte und routete Astra eine zweilagige KiCad-Demoplatine mit den eigenen Werkzeugen von KiCad und schloss mit null nicht verbundenen Elementen ab.
• Prüfungen. Der zweilagige Verstärker von JLCPCB bestand die elektrische Regelprüfung und die Entwurfsregelprüfung von KiCad unter den konfigurierten Regeln, wobei neun Prüfkategorien ignoriert wurden. Er wurde nie gefertigt.
• Gefertigte Leiterplatten. Cherry Blossom, das ein KI-Werkzeug für das PCB-Design verkauft, ist die einzige Quelle, die behauptet, mit Astra entworfene Leiterplatten seien gefertigt worden. Details zu diesen Leiterplatten nennt das Unternehmen nicht, daher lässt sich die Behauptung nicht überprüfen. Der einzige dokumentierte Fall, den wir gefunden haben, in dem eine von einem LLM entworfene Leiterplatte gefertigt wurde und funktioniert, ist eine kleine, mit Claude Fable 5 entworfene Leiterplatte. Fotos eines bestückten Gigabit-Switches, der Astra zugeschrieben wird, erschienen am 25. Oktober ohne ausführlichen Beitrag auf X.
• Andere Modelle. OpenAI veröffentlichte am 29. September GPT-6.1 Sol, nicht aber das erwartete GPT-6.1 Astra. JLCPCB hat seitdem Claude Opus 5.5 in EasyEDA Pro getestet.
• Lücken. Die Leiterplatten in diesen Tests sind relativ einfach und haben zwei bis sechs Lagen: Der Verstärker von JLCPCB hat zwei Lagen und misst 44 x 34 mm, die Demoplatine im Test von cyjjjj-21 hat 63 Footprints auf zwei Lagen, und der Flight Controller von GoFly hat sechs Lagen. Keiner der Tests gibt an, wie viele Ingenieursstunden eine Leiterplatte nach dem Lauf des Modells noch brauchte.

Acht öffentliche PCB-Tests mit GPT-6 Astra im Überblick

Wir haben Berichte ausgewertet, die nach der Veröffentlichung von Astra am 3. September erschienen sind, und zwar in den Fassungen, die am 26. Oktober 2026 verfügbar waren. Berücksichtigt wurde ein Bericht, wenn es sich um einen veröffentlichten Beitrag, ein Repository oder ein Video handelte, das konkrete, mit GPT-6 Astra durchgeführte PCB-Designarbeit beschreibt; Social-Media-Posts ohne ausführlichen Beitrag zählten nicht. Wir haben jeden Bericht gelesen, aber weder die Designdateien geprüft noch einen Test wiederholt. Die Tabelle gibt daher wieder, was der jeweilige Bericht angibt.

Die acht Berichte messen nicht dasselbe. NextPCB führte zwei Routing-Versuche an einer Leiterplatte durch, JLCPCB veröffentlichte zwei Berichte über denselben Verstärker, und Cherry Blossom meldete ein einziges Ergebnis für 40 Leiterplatten. Fünf Berichte stammen von Unternehmen mit eigenem Interesse am PCB-Design, drei wurden auf GitHub, YouTube und im Tindie Blog veröffentlicht. In der letzten Spalte bedeutet „nicht gefertigt“, dass der Bericht dies ausdrücklich sagt, und „Fertigung nicht angegeben“, dass er sich dazu nicht äußert.

Diese Berichte decken unterschiedliche Phasen der Arbeit ab: das Routing einer Leiterplatte, die Abstimmung von Schaltplan und Layout eines nativen Projekts, das Bestehen der aktivierten Prüfungen und die Meldung gefertigter Leiterplatten. Ein Ergebnis in einer Phase lässt sich nicht auf die anderen übertragen. Die acht Berichte lassen sich deshalb nicht zu einem einzigen Maß dafür zusammenfassen, wie gut Astra Leiterplatten entwirft.

Die Routing-Ergebnisse hängen von der Toolchain ab

Im Test von NextPCB gab Hubert Hu, Technologiechef von NextPCB, Astra eine KiCad-Leiterplatte mit bereits platzierten Bauteilen. Astra exportierte sie nach Freerouting, den als KiCad-Plugin verfügbaren Open-Source-Autorouter, und importierte das Ergebnis: „Rund 12 Minuten später hatte Astra eine geroutete Leiterplatte erstellt.“ Ohne externe Werkzeuge, beim Routing mit Maus und Tastatur, „hatte Astra nur drei kurze Leiterbahnsegmente fertiggestellt“, als Hu den Lauf nach einer Stunde abbrach. NextPCB fügt hinzu, dass „zwei Durchläufe an einer Leiterplatte kein umfassender Benchmark sind“.

Das KiCad-Projekt von JLCPCB beschreibt, wie Astra „die kritischen Strom-, Bootstrap- und Schaltverbindungen“ schützte und anschließend Freerouting einsetzte, „um die verbleibenden Netze mit geringem Strom fertigzustellen“. In den FAQ heißt es zudem, das geroutete Layout dieses Projekts „stammte aus einer früheren Verstärkeraufgabe und wurde unverändert übernommen“ – ohne zu sagen, wer oder was diese frühere Leiterplatte geroutet hat.

Ein vom GitHub-Nutzer cyjjjj-21 veröffentlichter Test zeigt, was Astra ohne installiertes Freerouting, ohne KiCad-MCP-Server und ohne KiCad-Skill erreichte. Das README des Tests ist auf Chinesisch; wir haben es mithilfe einer KI-Übersetzung gelesen. Ausgehend vom Schaltplan der mit KiCad gelieferten PIC-Programmer-Demo, einer zweilagigen, überwiegend in Durchsteckmontage bestückten Leiterplatte mit 63 Footprints und 111 Netzen, zeichnete Astra in KiCad 10.0.6 die Platinenkontur und platzierte die Bauteile, teilweise mit den eigenen Platzierungswerkzeugen von KiCad. Anschließend routete Astra die Leiterplatte mit dem KiCad-Befehl „Attempt Finish Selected (Autoroute)“ und dem interaktiven Router und brachte sie von 125 nicht verbundenen Elementen auf null. DRC und ERC meldeten keine Fehler oder Warnungen; die bestehenden Projekteinstellungen, die vier DRC- und drei ERC-Prüfungen ignorieren, blieben dabei unverändert. Astra bekam das Referenzlayout von KiCad während des Laufs nie zu sehen. Seine Version fiel flächenmäßig etwa 21 % größer aus, mit mehr Leiterbahnsegmenten und weniger Vias, wie Abbildung 1 zeigt. Der Autor betont, dass der Bericht einen einzelnen praktischen Lauf dokumentiert und nicht als kontrollierter Benchmark zu verstehen ist; die Leiterplatte wurde nicht gefertigt.

Die Routing-Aufgabe an einen Autorouter zu übergeben, ist für einen Agenten eine vernünftige Entscheidung. LLMs nutzen für bestimmte Aufgaben üblicherweise spezialisierte Werkzeuge, wo das sinnvoll ist. Damit landen wir allerdings wieder bei der altbekannten Autorouter-Diskussion. Eine vollständig verbundene Leiterplatte kann ihre Anforderungen trotzdem verfehlen. Deshalb haben wir argumentiert, dass die Abschlussrate für jeden Router das falsche Ziel ist.

Ein sauberer DRC deckt nur die aktivierten Regeln ab

Der KiCad-Bericht von JLCPCB ist der ausführlichste. Über sechs dokumentierte Prompts hinweg machte Astra aus einem vierzeiligen Briefing für einen 12-V-Stereo-Class-D-Verstärker ein natives KiCad-Projekt mit einer zweilagigen Leiterplatte von 44 x 34 mm. KiCad 10.0.4 „meldete 0 ERC- und 0 DRC-Verletzungen unter den konfigurierten Regeln“, und JLCPCB listet auf, was deaktiviert war: fünf Kategorien der Entwurfsregelprüfung (DRC), etwa fehlende Courtyards, und vier Kategorien der elektrischen Regelprüfung (ERC), etwa Probleme mit SPICE-Modellen. Das sind Kategorien von Prüfungen, die abgeschaltet waren. Die Zahl sagt nichts darüber aus, wie viele Fehler die Leiterplatte hat, und ob die übersprungenen Prüfungen eine Rolle spielen, hängt von den Anforderungen an diesen Verstärker ab. Die 46 Paritätsprobleme zwischen Schaltplan und Leiterplatte, die KiCad meldete, wurden in den Quelldaten behoben, ohne Regelausnahmen hinzuzufügen, und JLCPCB stellt fest, dass die Leiterplatte „nie gefertigt, bestückt oder vermessen wurde“.

Im Folgebericht zu EasyEDA Pro wurde derselbe geroutete Verstärker in EasyEDA Pro importiert, wo die erste native Prüfung „50 Zuordnungsfehler bei 120 PCB-Pads meldete“. Mehrfach verwendete Bauteile teilten sich Bibliotheksnamen, sodass Footprints, die getrennt bleiben sollten, zusammengeführt wurden. Eindeutige Footprint-Namen beseitigten die Fehler, und JLCPCB hält fest: „Die Leiterplatte hat nur Softwareprüfungen bestanden.“

DeepPCB, das einen KI-Autorouter verkauft, hat eine von Astra entworfene Leiterplatte begutachtet. Die Leiterplatte, ein vierlagiges Rechenmodul mit 70 x 60 mm und 27 Netzen für den Roboter Microduck, stammte von einem Nutzer, der sie von Astra mit einem einzigen Prompt entwerfen ließ. Die Version von Astra verwendete fünf Leiterbahnbreiten, aber nur eine Netzklasse: „Die Standardklasse, mit 0,2 mm. Ihr ist nichts zugewiesen.“ In KiCad sind die Breiten einer Netzklasse Standardwerte für das Routing, und um Leiterbahnen auf bestimmte Breiten zu beschränken, sind benutzerdefinierte Regeln nötig; der Beitrag von DeepPCB sagt nicht, ob die Leiterplatte solche Regeln hatte. Astra setzte außerdem 9 seiner 32 Vias in Bauteilpads, eine Via-in-Pad-Technik, die die Leiterplatte laut DeepPCB auf einen Prozess mit gefüllten und abgedeckten Vias festlegt. Der Beitrag routet die Leiterplatte anschließend mit dem eigenen Werkzeug von DeepPCB neu und vergleicht die beiden Versionen. Dieser Vergleich misst den Router von DeepPCB, deshalb lassen wir ihn weg. Der Beitrag nennt für keine der beiden Versionen Ergebnisse zu DRC, Impedanz oder Fertigung.

Ein DRC ohne Verletzungen bedeutet, dass die Leiterplatte die Regeln bestanden hat, die aktiviert und in die Datei geschrieben waren – ein Punkt, den auch der EasyEDA-Bericht von JLCPCB macht. Ob jede Anforderung als Regel erfasst wurde und ob jemand Impedanz, Rückstrompfade und Entkopplung geprüft hat, müsste eine separate Prüfung klären.

Weitere PCB-Tests mit LLMs

Wie in der KI-Welt üblich, hat sich in den Wochen nach dem Start von Astra viel verändert: OpenAI, Anthropic, Meta und Google haben alle neue Modelle veröffentlicht. Keine ihrer Ankündigungen erwähnt PCB-Design. Bislang ist Claude Opus 5.5 das einzige der neuen Modelle mit einem öffentlichen PCB-Designtest, und ein früheres Claude-Modell, Fable 5, hat eine Leiterplatte entworfen, die gefertigt und in Betrieb genommen wurde.

Auf EEBench, das KI-Modelle beim Schaltungsentwurf in der Simulation bewertet und kein Leiterplattenlayout umfasst, liegt Claude Opus 5.5 mit seiner Einstellung für besonders hohen Aufwand inzwischen mit 75,0 % vorn, gefolgt von Astra mit 69,3 % (Stand: Aktualisierung vom 14. Oktober). Die Fehlerspannen der sechs bestplatzierten Einträge überschneiden sich. EEBench wird von atopile entwickelt und finanziert, einem Anbieter von Werkzeugen für das Elektronikdesign. Unser Teil 1 erläutert, was der Benchmark misst.

JLCPCB hat Claude seitdem mit derselben Art von Projekt getestet. Sein Test vom 13. Oktober nutzte Claude Opus 5.5 und Claude Code in EasyEDA Pro, um einen zweilagigen Bauteiltester mit 71,1 x 50,8 mm, 47 Bauteilen und einem CH32V006-Mikrocontroller zu bauen. Freerouting verband alle 33 Netze mit 443 Segmenten und 28 Vias, das Zurücklesen der Netzliste deckte sechs fehlende Masseverbindungen auf, und die abschließenden Prüfungen ergaben null Fehler. In einem KiCad-Projekt vom 14. Oktober entwarf Claude Code, ohne Angabe der Modellversion, einen zweilagigen XL4015-Abwärtswandler mit 63 x 33 mm über einen KiCad-MCP-Server neu. Der Server hatte keinen Autorouter, also schrieb Claude einen einfachen A*-Rasterrouter in Python. Ein Pin-für-Pin-Vergleich der Netzliste deckte einen Kurzschluss zwischen den Netzen ISENSE und ISET auf, den der ERC von KiCad nur als Warnung gemeldet hatte. Keine der beiden Leiterplatten wurde gefertigt.

Eine mit Claude Fable 5 entworfene Leiterplatte hat Fertigung und Inbetriebnahme hinter sich. Der Autor des Blogs A6M-Zero ließ Fable 5 eine vierlagige Leiterplatte mit 31,8 x 37,32 mm für einen RP2350-Mikrocontroller und ein 1,54-Zoll-E-Ink-Display entwerfen und arbeitete dabei in KiCad über einen KiCad-MCP-Server. JLCPCB fertigte und bestückte fünf Leiterplatten für 130 €, und die Leiterplatte wurde sofort erkannt, als sie an einen Laptop angeschlossen wurde. Sie führt die Test-Apps des Autors aus, darunter einen E-Reader und eine Stoppuhr. Der Lauf brauchte unterwegs Hilfe: Freerouting ließ 49 Verbindungen ungeroutet, die Claude danach ohne den Autorouter routete; eine DRC-Prüfung, die ein Kollege vorschlug, fand 65 Fehler, die der Autor an das Modell zurückgab; und zwei Bauteile hatten Gehäuse, deren Pads nicht passten, was der Autor beim Hochladen der Bestellung zu JLCPCB bemerkte. Wccftech berichtet, dass das Projekt etwa 450 $ an API-Guthaben gekostet hat.

Einen öffentlichen Layout-Test von GPT-6.1 Sol haben wir bislang nicht gefunden.

Öffentliche Tests erzählen nicht die ganze Geschichte

Die in diesen Berichten beschriebenen Leiterplatten sind klein oder einfach. Der Verstärker von JLCPCB hat zwei Lagen und misst 44 x 34 mm, das von DeepPCB begutachtete Microduck-Rechenmodul hat vier Lagen und 27 Netze, und der Test von cyjjjj-21 nutzte die zweilagige, überwiegend in Durchsteckmontage bestückte PIC-Programmer-Demo von KiCad. Der Flight Controller von GoFly hat mit sechs die meisten Lagen. NextPCB und Cherry Blossom beschreiben ihre Leiterplatten nicht, und der Beitrag im Tindie Blog nennt keine Lagenzahl. Keiner der Berichte, einschließlich der oben genannten Claude-Tests, beschreibt eine Leiterplatte mit externem DDR-Speicher, BGA-Gehäusen, impedanzkontrollierten differentiellen Paaren, Hochgeschwindigkeitsschnittstellen wie PCIe oder Ethernet oder HF-Schaltungen. Die Leiterplatte aus dem Tindie Blog verwendet ein fertiges ESP32-S31-Modul, und ihr Autor merkt an, dass die Antennen-Sperrfläche darum herum noch Arbeit braucht. Zwei der Autoren bezeichnen ihre Leiterplatten selbst als einfach: cyjjjj-21 schreibt, dass sich Ergebnisse von einer zweilagigen, überwiegend in Durchsteckmontage bestückten Leiterplatte nicht auf dichte BGA-, Hochgeschwindigkeits-, HF- oder komplexe Mehrlagenleiterplatten übertragen lassen, und der Autor von A6M-Zero schreibt, die Fable-5-Leiterplatte „ist keineswegs eine komplexe Leiterplatte“.

Nur einer der von uns ausgewerteten Berichte behauptet, dass mit Astra entworfene Leiterplatten gefertigt wurden, und das lässt sich nicht überprüfen. Cherry Blossom, das ein browserbasiertes PCB-Designwerkzeug mit integrierter KI verkauft, gibt an, mit Astra 40 eigene Leiterplatten für Drohnen, Robotik und Sensorik entworfen zu haben, und dass – abgesichert durch eine eigene Verifikationsstufe – 97 % davon vom Fertiger „im ersten Durchlauf funktionierend, ohne Respin“ zurückkamen. Der Beitrag enthält keine Fotos, Schaltpläne oder Layouts der Leiterplatten, keine Lagenzahlen, Abmessungen oder Bauteilzahlen und keine Liste, um welche Leiterplatten es sich handelte. Er sagt nicht, welcher Fertiger die Leiterplatten wann hergestellt hat, und erklärt nicht, wie „funktionierend“ geprüft wurde. Ebenso wenig sagt er, wie die 97 % gezählt wurden – und 97 % von 40 Leiterplatten ergeben keine ganze Zahl. Wir waren geneigt, diesen Bericht als reine Marketingbehauptung ganz zu verwerfen, haben ihn aber der Vollständigkeit halber aufgenommen, weil er im Zusammenhang mit diesem Thema auftaucht.

Am 25. Oktober veröffentlichte Peter Bowman-Davis, der bei OpenAI an Sonderprojekten arbeitet, auf seinem X-Account Fotos eines Gigabit-Ethernet-Switches mit fünf Ports, der auf dem Switch-Chip KSZ9477 von Microchip basiert und ein OpenAI-Logo im Bestückungsdruck trägt, mit der Bildunterschrift „Astra gigabit network switch.“ Die Fotos zeigen eine bestückte Leiterplatte mit eingesteckten Netzwerkkabeln und leuchtenden Link-LEDs, die Ports haben also eine Verbindung ausgehandelt; zu Durchsatz oder anderen Tests sagt der Post nichts. Als in einer Antwort gefragt wurde, ob Astra den Switch vollständig entworfen habe, antwortete er mit dem GIF einer nickenden Katze und schrieb, er müsse erst nachfragen, bevor er Screenshots des Layouts teilen könne. Da es sich um einen Social-Media-Post ohne ausführlichen Beitrag handelt, steht er nicht in der Tabelle, er zeigt aber die erste bestückte und eingeschaltete Leiterplatte, die Astra zugeschrieben wird und die wir gesehen haben. In einem Post vom 13. Oktober beschrieb er das Setup, das er für LLM-gestütztes PCB-Layout verwendet: einen Nightly-Build von KiCad 10.99, gesteuert über KiPy, die Python-Schnittstelle von KiCad, und Computer-Use-Werkzeuge, ohne Autorouter, mit Bauteilen, die einzeln oder in kleinen Gruppen platziert werden, und mit Routing-Regeln, die in den Prompt geschrieben sind. Er schrieb, dass dieser Ansatz die Laufzeiten bei Leiterplatten mit 100 oder mehr Netzen auf Stunden oder Dutzende Stunden verlängern kann.

Stunden für die Nacharbeit nennt kein Bericht. JLCPCB listet die vorgenommenen Korrekturen auf, aber kein Bericht sagt, wie lange es dauerte, von der Ausgabe von Astra zu einer Leiterplatte zu kommen, die in die Fertigung gehen kann. Ingenieurinnen und Ingenieure fragen bei der Bewertung jedes Layout-Werkzeugs nach dieser Zahl, auch bei unserem, denn sie entscheidet, wie viel Zeit das Werkzeug spart. Am nächsten kommt dem in diesen Berichten eine Schätzung: Gongyu Su, dessen Astra-Leiterplatte noch neun ungeroutete Netze hatte, schrieb im Tindie Blog, „es kann mir schon jetzt deutlich mehr als die Hälfte der Zeit sparen, die ich normalerweise für den ersten Entwurf aufwenden würde“.

Ingenieurinnen und Ingenieure wollen es auch in Altium Designer sehen. Als Antwort auf einen Beitrag im Forum von GHI Electronics, laut dem GPT-6 „einfache Leiterplatten routen kann“, schrieb ein Nutzer: „Ich will das in Altium sehen.“

Fünf Fragen an jeden Test zum KI-gestützten PCB-Layout

Ein Design-Review stellt diese Fragen ohnehin, und wir wenden sie auf jedes Layout-Werkzeug an, auch auf Quilter.

• Was war der Ausgangspunkt? Schaltplan, Platinenkontur, Lagenaufbau, Randbedingungen und alles, was vorab platziert oder geroutet war.
• Welche Werkzeuge durfte das Modell nutzen? Das ECAD-Werkzeug und seine Version, die Schnittstelle (GUI, MCP-Server oder Skripte) und gegebenenfalls ein Autorouter.
• Was wurde verifiziert? Die DRC- und ERC-Einstellungen, alle vor oder während des Laufs deaktivierten Prüfungen, Anforderungen außerhalb des Regelwerks und physische Tests.
• Wie viel menschliche Arbeit war nötig? Einrichtung, Überwachung, Korrekturen, fehlgeschlagene Läufe, Review und die Gesamtstunden bis zu einer Leiterplatte, die Sie freigeben würden.
• Kann jemand das Ergebnis prüfen und wiederholen? Veröffentlichte Dateien und Berichte, mehr als ein Lauf oder eine Leiterplatte und die Fehlschläge.

Jeder öffentliche Bericht beantwortet einen Teil dieser Liste. JLCPCB beantwortet die ersten drei Fragen ausführlich und sagt, dass seine Leiterplatte nie gebaut wurde. Der Blind-Routing-Test von cyjjjj-21 listet die deaktivierten DRC- und ERC-Prüfungen auf. NextPCB und DeepPCB nennen keine DRC-Ergebnisse, und keiner der Berichte gibt Nacharbeitsstunden an. Teil 3 beantwortet dieselben fünf Fragen für unseren eigenen Astra-Lauf.

Was diese Tests über Frontier-Modelle und PCB-Design aussagen

Frontier-Modelle können ECAD-Werkzeuge inzwischen gut genug bedienen, um eine einfache Leiterplatte von einem Briefing oder Schaltplan zu einem nativen Projekt zu bringen, das seine konfigurierten Prüfungen besteht. Ihr Beitrag besteht überwiegend darin, den Workflow abzuwickeln: Projekte einrichten, andere Werkzeuge aufrufen und die Ergebnisse zurücklesen. Das Kupfer selbst stammt meist von dem Autorouter, den das Modell aufruft. Die Routing-Qualität in diesen Berichten hängt daher von diesem Router und von den in die Datei geschriebenen Regeln ab.

Die eigene Ausgabe gegen die Netzliste zu prüfen, ist die vielversprechendste Gewohnheit in diesen Berichten. Sie deckte Fehler in den JLCPCB-Projekten zum Bauteiltester und zum Abwärtswandler auf, und ein Bericht, der diese Art von Prüfung zeigt, gibt mehr Grund zum Vertrauen als ein sauberer DRC allein.

Fortschritt ist nicht an ein Modell gebunden. Die einzige dokumentierte, von einem LLM entworfene Leiterplatte, die gefertigt wurde und funktioniert, stammt von einem Claude-Modell, und Claude Opus 5.5 liegt auf EEBench inzwischen vor Astra. Da sich die Ergebnisse zwischen den Modellen weiter verschieben werden, sollten Sie einen Bericht nach den Werkzeugen und Prüfungen rund um das Modell beurteilen und danach, wer seine Ausgabe überprüft hat.

Keiner dieser Berichte kann bislang zeigen, ob der Ansatz bei dichten Hochgeschwindigkeitsleiterplatten trägt oder wie viele Ingenieursstunden er spart, denn keiner hat eine solche Leiterplatte getestet oder die Stunden gezählt.

Als Nächstes: GPT-6 Astra an einer 8-Lagen-DDR-Leiterplatte in Altium

Wir wollten Astra an der Art von Leiterplatte sehen, die diese Tests nicht abdecken, und haben es deshalb auf das System-on-Module aus Project Speedrun angesetzt, eine achtlagige Leiterplatte in High-Density-Interconnect-Technik (HDI) mit einem NXP-i.MX-8M-Mini-BGA und LPDDR4-Speicher. Astra arbeitete über Computer-Use-Werkzeuge in Altium Designer, wobei der Autorouter von Altium abgeschaltet war. Teil 3 enthält die Ergebnisse, die Kosten und einen Zeitraffer des Laufs. Abbildung 2 zeigt die Leiterplatte in Altium Designer etwa 3 Stunden nach Beginn des Laufs. Die dünnen geraden Linien sind das Ratsnest, also die Verbindungen, die Altium noch als ungeroutet anzeigte.

Wie Quilter dieselbe Leiterplatte ausgelegt hat, sehen Sie, wenn Sie die Designdateien von Project Speedrun herunterladen.

Häufig gestellte Fragen

Wurde GPT-6 Astra schon im PCB-Layout getestet?

Ja. NextPCB und JLCPCB haben es in KiCad getestet, JLCPCB hat ein Projekt in EasyEDA Pro übertragen, DeepPCB hat eine Leiterplatte begutachtet, die ein Nutzer von Astra entwerfen ließ, und Cherry Blossom gibt an, es an 40 Leiterplatten erprobt zu haben. Drei weitere KiCad-Läufe wurden auf GitHub, YouTube und im Tindie Blog veröffentlicht, darunter ein sechslagiger Drohnen-Flight-Controller. Cherry Blossom gibt an, dass seine Leiterplatten gefertigt wurden, nennt aber keine Details dazu, daher lässt sich die Behauptung nicht überprüfen. Mit Stand 26. Oktober beschreibt keiner der von uns ausgewerteten Berichte eine Leiterplatte mit DDR-Speicher, BGA-Gehäusen, Hochgeschwindigkeitsschnittstellen oder HF-Schaltungen.

Nutzt GPT-6 Astra Freerouting?

Im KiCad-Test von NextPCB ja: Astra exportierte die Leiterplatte nach Freerouting und hatte nach etwa 12 Minuten ein geroutetes Ergebnis; beschränkt auf die KiCad-Oberfläche zeichnete es in einer Stunde drei Leiterbahnsegmente. Laut dem Bericht von JLCPCB stellte Freerouting die Netze mit geringem Strom fertig, laut den FAQ stammte das geroutete Layout jedoch aus einer früheren Aufgabe. In einem Test des GitHub-Nutzers cyjjjj-21 ohne installiertes Freerouting nutzte Astra das integrierte Autorouting und den interaktiven Router von KiCad und schloss mit null nicht verbundenen Elementen ab.

Bedeutet ein bestandener DRC, dass eine Leiterplatte funktioniert?

Nein. Ein bestandener DRC bedeutet, dass die Leiterplatte die Prüfungen erfüllt hat, die aktiviert und in die Designdatei geschrieben waren. Die Astra-Leiterplatte von JLCPCB meldete null Verletzungen bei neun ignorierten Prüfkategorien und wurde nie gefertigt. Impedanz, Rückstrompfade und Entkopplung brauchen eigene Prüfungen und anschließend Tests im Labor.

Wer hat die PCB-Tests mit GPT-6 Astra veröffentlicht?

JLCPCB und NextPCB verkaufen PCB-Fertigung, DeepPCB und Cherry Blossom verkaufen KI-Designwerkzeuge. Jeder Bericht nennt, wer ihn durchgeführt hat, und mehrere benennen ihre eigenen Grenzen. Die anderen drei Läufe wurden auf GitHub, YouTube und im Tindie Blog veröffentlicht, und keiner nennt einen Sponsor.

Gibt es eine neuere Version von GPT-6 Astra?

Nein. Mit Stand 26. Oktober hat OpenAI das erwartete GPT-6.1 Astra nicht veröffentlicht. Am 29. September erschien GPT-6.1 Sol, das OpenAI als „Intelligenz nahe an Astra für ein Fünftel des Preises“ beschreibt. Auf EEBench, einem Benchmark für Schaltungsentwurf ohne Layout, erzielt Claude Opus 5.5 mit seiner Einstellung für besonders hohen Aufwand inzwischen einen höheren Wert als Astra, 75,0 % gegenüber 69,3 %, und JLCPCB hat Opus 5.5 bereits an einer Leiterplatte in EasyEDA Pro getestet.

Weiterführende Artikel

• Teil 1: Können LLMs Leiterplatten entwerfen? GPT-6 Astra und die Automatisierung des PCB-Layouts
• Teil 3: GPT-6 Astra in Altium: 62 Stunden an einer 8-Lagen-Leiterplatte
• Der PCB-Autorouter war die richtige Idee. Die Abschlussrate war das falsche Ziel.
• Glossar: Autorouter · KiCad · Entwurfsregelprüfung (DRC) · Elektrische Regelprüfung (ERC) · Freerouting · KiCad-MCP-Server

Quellen

• A6M-Zero. „This PCB Is Brought to You by Fable 5.“ 4. September 2026.
• Anthropic. „Introducing Claude Opus 5.5.“ 22. September 2026.
• Arnaud und Anass. „Can GPT-6 Astra Design a PCB? We Ran It on 40 Boards.“ Cherry Blossom, 5. September 2026, aktualisiert am 1. Oktober 2026.
• Bowman-Davis, Peter (@0x50484244). „A few KiCAD <-> LLM PCB layout tips from personal experience.“ X, 13. Oktober 2026.
• Bowman-Davis, Peter (@0x50484244). „Astra gigabit network switch.“ X, 25. Oktober 2026.
• Cohen, Alain-Sam. „GPT-6 Astra Designed the PCB. DeepPCB Routed It Better.“ DeepPCB, 6. September 2026, geändert am 8. September 2026.
• cyjjjj-21. „gpt6-astra-kicad-blind-routing.“ GitHub-Repository, 5. September 2026. Auf Chinesisch.
• EEBench. „Can AI Design Circuit Boards Yet?“ 4. September 2026.
• EEBench. „EEBench Leaderboard.“ Aktualisiert am 14. Oktober 2026. Abgerufen am 20. Oktober 2026.
• GHI Electronics Forum. „GPT6 for PCB Development.“ 7. September 2026.
• GoFly. „GPT-6 Astra 全自动设计 FPV 飞控 PCB，从原理图做到 F405 六层板“ [GPT-6 Astra entwirft automatisch die Leiterplatte eines FPV-Flight-Controllers, vom Schaltplan bis zur sechslagigen F405-Leiterplatte]. YouTube-Video, 5. September 2026.
• Google. „Gemini 4 Argon Comes to the Gemini App.“ The Keyword, 13. Oktober 2026.
• JLCPCB. „Claude Code PCB Design: Can It Build a Real Board in EasyEDA Pro?“ 13. Oktober 2026.
• JLCPCB. „GPT-6 Astra PCB Design in EasyEDA Pro: What Worked, What Failed, and What We Learned.“ 15. September 2026, aktualisiert am 28. September 2026.
• JLCPCB. „GPT-6 Astra PCB Design in KiCad: From Brief to Verified Native Project.“ 14. September 2026, aktualisiert am 28. September 2026.
• JLCPCB. „KiCad MCP: How to Design a PCB with Claude Code [Step-by-Step].“ 14. Oktober 2026.
• KiCad. „PCB Editor.“ KiCad 10.0 Reference Manual. Abgerufen am 21. Oktober 2026.
• Malik, Aisha. „OpenAI Launches GPT-6.1 Sol, Says It Nearly Matches GPT-6 Astra and Costs Less.“ TechCrunch, 29. September 2026.
• Meta AI Research. „Muse Wonder: A Frontier Model for Personal and Professional AI Agents.“ 12. Oktober 2026.
• OpenAI. „GPT-6 Astra: A New Generation of Intelligence.“ Abgerufen am 15. Oktober 2026.
• OpenAI. „Introducing GPT-6 Sol and Luna.“ Abgerufen am 16. Oktober 2026.
• OpenAI. „Introducing GPT-6.1 Sol.“ Abgerufen am 16. Oktober 2026.
• Quilter. „Can LLMs Design PCBs? GPT-6 Astra and AI PCB Layout Automation.“ 8. September 2026.
• Quilter. „The PCB Autorouter Was the Right Idea. Completion Rate Was the Wrong Target.“ 3. Juni 2026.
• Sohail, Omar. „Claude Fable 5’s Capabilities in PCB Design Might Be Limited, but One Person Shows It’s Actually Possible by Showing Off a Custom Board Made Entirely by AI, at a Cost.“ Wccftech, 11. September 2026.
• Su, Gongyu. „I Designed a KiCad PCB with GPT-5.6 and GPT-6 — and It Changed How I Think About Hardware Design.“ Tindie Blog, 8. September 2026.
• Zheng, Carmen. „Can GPT-6 Astra Automate PCB Routing? Don’t Panic, AI Isn’t Replacing PCB Designers Yet.“ NextPCB, September 2026.