Schnelleres Layout für Halbleiter-Testplatinen: Quilter-KI für zügigen BGA-Fanout und DDR5-Routing

Testhardware für Halbleiter ist häufig der letzte und schmerzhafteste Engpass vor der Siliziumvalidierung. ATE-Loadboards, Prüfkarten und Charakterisierungsplatinen unterliegen denselben Hochgeschwindigkeitsanforderungen wie Serienprodukte. Hinzu kommen die Ausrichtung von Testvorrichtungen, Sockelvorgaben und ehrgeizige Inbetriebnahmepläne. Dichte BGAs, schnelle SerDes-Kanäle und DDR5-Schnittstellen der nächsten Generation treiben manuelles Layout in einen langsamen Kreislauf aus Versuchen, Bereinigung und Nacharbeit.

Herkömmliche EDA-Tools wie Cadence Allegro, Siemens Xpedition und Altium sind leistungsfähig. Dennoch kann ein erster Routing-Durchlauf bei Testplatinen Tage oder Wochen dauern, wenn mehr als 1,000 Balls, enges Anschlussraster beim Escape-Routing und Dutzende abzugleichende Schnittstellen zusammenkommen. Quilter verändert das Tempo, indem es innerhalb von Stunden physikalisch validierte Layout-Varianten erzeugt. So können Teams schneller iterieren und früher funktionierende Testhardware auf den Labortisch bringen.

Was das Design von ATE-Loadboards so anspruchsvoll macht

Eine Testplatine ist nicht „einfach nur eine weitere PCB“. Die Randbedingungen sind anders, die Fehlermöglichkeiten sind anders, und Verzögerungen kosten meist mehr als die Platine selbst.

BGAs mit hoher Anschlusszahl und enges Escape-Routing bestimmen das Layout-Problem. ATE-Loadboards und Charakterisierungsplattformen beginnen oft mit einem großen BGA-Gehäuse oder mehreren BGAs mit mehr als 1,000 Balls, manchmal weit mehr. Kommen ein enges Raster, ein begrenztes Lagenbudget und eingeschränkte Via-Strukturen hinzu, bestimmt die Fanout-Strategie das Design. Eine kleine Entscheidung über Ausführungsrichtung, Via-Typ oder Nutzung der Referenzflächen kann Risiken für SI, PI und Herstellbarkeit nach sich ziehen.

SerDes-Kanäle und impedanzkontrollierte Netze verzeihen wenig. Hochgeschwindigkeitsverbindungen wie PCIe, Ethernet, proprietäre SerDes- und Chip-zu-Chip-Verbindungen verlangen strenge Regeln für die Geometrie differenzieller Paare, durchgängige Referenzflächen, Via-Übergänge und Kopplung. Auf einer Testplatine führen diese Kanäle häufig zu Steckverbindern, Interposern oder Prüfschnittstellen, die weitere Diskontinuitäten einbringen. Man routet sorgfältig, prüft sorgfältig und arbeitet anschließend nach, wenn die physische Realität nicht dem Ideal entspricht.

DDR5-Routing bringt Timing-Anforderungen und topologische Feinheiten hinzu. DDR5-Routing ist mehr als Längenausgleich. Sie müssen Byte-Lanes ausbalancieren, innerhalb von Gruppen abgleichen, Stichleitungen handhaben, Impedanzen kontrollieren und saubere Rückstrompfade durch den Escape-Bereich erhalten. Testaufbauten können zudem ungewöhnliche Topologien, zusätzliche Messpunkte oder Ausführungen für den Debug-Zugriff erfordern. All das erhöht die Komplexität.

Die gemeinsame Entwicklung mit der Mechanik ist eine zentrale Randbedingung. Loadboards und Baugruppen nach Art von Prüfkarten müssen zu Prüfköpfen, Sockeln, Handler-Vorrichtungen, Versteifungen und Sperrflächen passen. Viele Platinen haben feste Platzierungsanforderungen, begrenzte Bauteilhöhen und Anschlusspositionen, die von der Testzelle vorgegeben werden, nicht von der Bequemlichkeit des Routings.

Thermische und Stromversorgungsanforderungen verschärfen sich im Testbetrieb. Burn-in und Charakterisierung umfassen oft Hochstromschienen, mehrere Versorgungsspannungen und schnelles Ein- und Ausschalten. Möglicherweise brauchen Sie dichte Entkopplung, ein niederimpedantes PDN-Design und eine sorgfältige Flächenstrategie – bei gleichzeitig sauberen, zugänglichen Messknoten.

Wenn Sie schon einmal eine „einfache“ Siliziumvalidierungsplatine entwickelt haben, die zu einem Layout mit 12 bis 20 Lagen und strengen Anforderungen an den Lagenaufbau anwuchs, kennen Sie das Muster: Auf Testplatinen treffen alle Randbedingungen aufeinander.

Wie verändert KI-gestütztes PCB-Layout die Arbeit mit dichten BGAs und SerDes-Kanälen?

Herkömmliches Autorouting wird meist durch zwei Dinge begrenzt: Es untersucht zu wenige Alternativen und bewertet die Routing-Qualität nicht so, dass sie das tatsächliche Inbetriebnahmerisiko widerspiegelt. Quilter verfolgt einen anderen Ansatz: Physikbasierte Automatisierung unter Berücksichtigung der Randbedingungen erzeugt schnell mehrere brauchbare Varianten und macht die Zielkonflikte transparent, damit Ingenieure auswählen und verfeinern können.

„KI-PCB-Layout“ bedeutet hier keine Blackbox, die eine Platine ausgibt, der Sie nicht vertrauen können. Gemeint ist eine Engine, die einen riesigen Lösungsraum schneller als Menschen durchsuchen kann und dabei dieselben Randbedingungen einhält, die Ihr Team manuell durchsetzen würde.

Was sich in der Praxis ändert

1) Fanout wird zur parallelen Erkundung statt zum manuellen Versuch.
Bei einem BGA mit hoher Anschlusszahl testen Sie normalerweise jeweils eine Ausführungsstrategie: Via-Typen wählen, Ausführungsrichtungen festlegen, bis zu Engstellen vorarbeiten und dann neu beginnen. Mit Quilter können Sie mehrere Fanout-Strategien als Varianten erzeugen lassen. Jede wird anhand von Vorgaben wie Via-Strukturen, Flächenzuordnung und Sperrflächen bewertet.

2) Hochgeschwindigkeitsrouting wird als zentraler Satz von Randbedingungen behandelt.
SerDes-Kanäle und andere impedanzkontrollierte Netze benötigen gleichmäßige Geometrien und vorhersehbare Übergänge. Quilter berücksichtigt die von Ihnen definierten Regeln, darunter:

• Vorgaben für differenzielle Paare: Breite, Abstand und Kopplungsziele
• Regeln für den Längenausgleich: innerhalb eines Paars, innerhalb einer Gruppe und über Lanes hinweg
• Impedanzvorgaben, die an den gewählten Lagenaufbau gebunden sind
• Via-Vorgaben: zulässige Typen, gegebenenfalls Backdrill-Regeln und Lagenübergänge
• Sperrflächen und mechanische Grenzen

3) DDR5-Routing wird zu einem prüfbaren Problem der Einhaltung von Randbedingungen.
Das Ziel lautet nicht „alles um jeden Preis routen“, sondern „routen und dabei die beabsichtigte Signalintegrität bewahren“. Quilter kann DDR5-bezogene Netze innerhalb eines strengen Regelwerks routen und anschließend Berichte ausgeben, die deutlich machen, welche Vorgaben erfüllt sind und welche Aufmerksamkeit benötigen.

4) Sie behalten die Kontrolle über das Design.
KI ersetzt kein ingenieurfachliches Urteil. Sie verkürzt die Zeit zwischen „ungerouteter Platine“ und „prüfbarem Layout“. Sie kontrollieren:

• Platinenumriss und Annahmen zum Lagenaufbau
• Platzierungsvorgaben und Sperrflächen
• Kritische Netzklassen und Randbedingungen
• Variantenauswahl und Nachbearbeitung in Ihrem nativen EDA-Tool

Im Ergebnis wird das Layout nicht länger zum begrenzenden Faktor früher Validierungszyklen. Sie erhalten früher brauchbare Varianten und verbringen Ihre Zeit dort, wo es zählt: bei SI/PI-Prüfungen, Gehäuse- und Steckverbinderübergängen, der Passform in Testvorrichtungen und gezielter Bereinigung.

Was passiert, wenn Sie Quilter für Prüfkarten- und Interposer-Design nutzen

Dieser Abschnitt beschreibt einen praktischen Ablauf, der der tatsächlichen Entwicklung von Testhardware in Halbleiterteams entspricht. Er gilt für Prüfkarten, interposerähnliche Designs und Loadboards, bei denen ein dichter Bauteilbereich sauber zu Steckverbindern, Messknoten oder ATE-Schnittstellen ausgeführt werden muss.

Schritt 1: Beginnen Sie mit Ihrem bestehenden CAD-Projekt und den Randbedingungen

Quilter soll sich in etablierte Abläufe einfügen, statt ein neues Dateiformat und einen neuen Prozess zu erzwingen. Ein typischer Ausgangspunkt ist ein teilweise fertiggestelltes Design mit:

• Schaltplan und Netzliste
• Bauteil-Footprints und Pin-Zuordnungen für den DUT-Bereich
• Platinenumriss und mechanischen Bohrungen
• Vorplatzierten Steckverbindern, Sockeln oder Hardware für die Prüfschnittstelle
• Sperrflächen und Platzierungsbeschränkungen der Testvorrichtung

Was Sie vor dem Start vorbereiten sollten:

• Annahmen zum Lagenaufbau für impedanzkontrollierte Netze bestätigen, auch wenn sie noch vorläufig sind
• Kritische Netze kennzeichnen oder klassifizieren: SerDes, DDR5, Takte und Referenz
• Festlegen, was unveränderlich sein muss, etwa Anschlusspositionen oder Prüfkopfgrenzen, und was flexibel bleibt, etwa manche passiven Bauteile

Schritt 2: Definieren Sie Vorrichtungsumrisse, Prüfkopf-Sperrflächen und Interposer-Vorgaben

Prüfkarten und interposernahe Designs werden typischerweise durch Sperrflächen und Ausrichtungsregeln bestimmt. In Quilter definieren Sie Grenzen und Randbedingungen, damit die Variantenerzeugung nicht gegen die mechanische Realität verstößt.

Typische Vorgaben sind:

• Sperrflächen für Prüfköpfe
• Sperrflächen für Sockel- oder Kontaktorkörper
• Vorgaben für Versteifungen und Befestigungslöcher
• Höhenbeschränkungen, sofern sie im nachgelagerten Ablauf modelliert werden
• Bereiche mit fixierter Platzierung: diesen Steckverbinder nicht bewegen, dieses Bauteil nicht drehen

Hier wird KI praktisch: Statt zuerst zu routen und dann festzustellen, dass eine Sperrfläche das Ergebnis unmöglich macht, werden Sperrflächen und Grenzen Teil der Routing-Suche.

Schritt 3: Erzeugen Sie mehrere Varianten und prüfen Sie die möglichen Kompromisse

Sobald die Randbedingungen festgelegt sind, erzeugt Quilter mehrere Layout-Varianten. Bei Testplatinen zeigen sich die wertvollsten Unterschiede zwischen Varianten meist in folgenden Bereichen:

• BGA-Escape-Routing-Strategie: Via-Muster, Lagennutzung und Ausführungsrichtung
• Topologie und Symmetrie von Hochgeschwindigkeitskanälen
• Engstellen um dichte Bereiche und Steckverbinderausführungen
• Via-Anzahl und Via-Übergänge auf kritischen Netzen
• Sauberkeit des Routings in Bereichen mit empfindlichen Rückstrompfaden

Prüfliste für die Variantenauswahl:

• Sind SerDes-Paare mit sauber durchgängigen Referenzflächen geroutet?
• Erfüllen DDR5-Gruppen die Anforderungen an Längenausgleich und beabsichtigte Topologie?
• Ist der Fanout mit den vorgesehenen HDI-Regeln herstellbar?
• Sind Versorgungs- und Massestrukturen für eine erste PI-Prüfung sinnvoll?
• Hält das Layout alle mechanischen Sperrflächen und Vorrichtungsbohrungen ein?

Schritt 4: Wählen Sie eine Variante und übernehmen Sie das Design zur Fertigstellung in Ihr EDA-Tool

Nach der Auswahl kehren Sie in Ihre primäre Umgebung zurück – Allegro, Xpedition oder ein anderes unterstütztes Tool –, um Ihre gewohnten Freigabe- und Bereinigungsarbeiten durchzuführen.

Ab diesem Punkt ähnelt der Arbeitsablauf wieder einem typischen Entwicklungsprozess:

• Vollständige DRC im nativen Tool ausführen
• SI-Analysen durchführen: mit Sigrity, HyperLynx oder Ihrer bevorzugten Toolchain
• PI und PDN-Impedanz bewerten
• Testpunkte und Messstrukturen ergänzen
• Bei Bedarf letzte Routing-Verbesserungen vornehmen

Quilter ist besonders wertvoll, um die Zeit bis zur ersten prüfbaren Routing-Lösung zu verkürzen und mehrere Versuche zu ermöglichen, ohne dafür Wochen an Ingenieursarbeit aufzuwenden.

Welche Ergebnisse können Sie von KI-beschleunigtem DDR5-Routing erwarten?

Am schnellsten bewerten Sie die DDR5-Routing-Qualität anhand dreier Aspekte: Einhaltung der Vorgaben, saubere Topologie und Prüfaufwand. Ein nützliches Ergebnis lautet nicht „alles ist geroutet“, sondern „das Routing ist sauber genug, um sofort mit der SI-Prüfung zu beginnen“.

Was sich typischerweise verbessert

Die Zeit bis zur ersten DDR5-Routing-Variante, die alle Vorgaben erfüllt, sinkt deutlich.
Manueller DDR5-Fanout und Routing können mehrere Tage dauern, besonders wenn das BGA-Escape-Routing topologische Kompromisse erzwingt. Mit KI-PCB-Layout erreichen Sie häufig schnell eine erste Variante und können anhand der Prüfergebnisse iterieren, statt diese Zeit in das anfängliche Routing zu investieren.

Längenausgleich und Gruppierung werden überprüfbar.
Das Ergebnis sollte einen Bericht enthalten, der zeigt, ob zentrale Vorgaben erfüllt sind. Bei DDR5 bedeutet das üblicherweise:

• Differenzielle Paare, sofern in der Schnittstelle vorhanden, erfüllen den paarinternen Abgleich
• Byte-Lanes erfüllen die Vorgaben für den Abgleich innerhalb der Lane
• Der Abgleich zwischen Lanes hält Ihre Skew-Budgets ein
• Kritische Taktsignale erfüllen strenge Anforderungen an Abgleich und Rückstrompfade

Routing-Kanäle werden gleichmäßiger.
Ein häufiges Fehlermuster beim manuellen DDR-Routing ist die allmähliche Veränderung der Geometrie unter dem Druck von Engstellen. KI-generierte Varianten können gleichmäßige Routing-Kanäle erhalten, weil die Engine das Gesamtproblem optimiert und nicht nur das nächste lokal blockierte Segment.

So übernehmen Sie Ihre KI-geroutete Platine zur SI/PI-Analyse in Allegro oder Xpedition

Die größte Sorge erfahrener Teams beim KI-PCB-Layout ist nicht, ob es Leiterbahnen routen kann. Sie fragen sich, ob sie den Ergebnissen innerhalb ihrer bestehenden Freigabe-Toolchain vertrauen können. Die richtige Antwort ist ein Arbeitsablauf, der die maßgebliche Designdatenbank in Ihrem primären Tool belässt und KI-generiertes Routing als Beschleuniger statt als Ersatz behandelt.

Praktischer Übergabeablauf

1. Wählen Sie in Quilter die Layout-Variante aus, die am besten zu Ihren Randbedingungen und Qualitätszielen für das Routing passt.
2. Exportieren Sie in einem mit Ihrem Ablauf kompatiblen Format, damit die Platine in Allegro oder Xpedition geöffnet und validiert werden kann.
3. Führen Sie native DRC und Prüfungen der Randbedingungen in Ihrer EDA-Umgebung aus, um die Regelkonformität zu bestätigen.
4. Führen Sie SI-Analysen durch, und zwar mit den Standardtools Ihres Teams, etwa Sigrity bei Allegro-Abläufen oder HyperLynx bei Xpedition-Abläufen.
5. Führen Sie PI- und PDN-Prüfungen durch, um Entkopplungsstrategie, Flächenimpedanz und Hotspot-Risiko zu validieren.
6. Nehmen Sie gezielte manuelle Anpassungen vor, wo ingenieurfachliches Urteil besonders wichtig ist: bei Steckverbinderübergängen, der Verbindung von Referenzflächen und Messstrukturen.
7. Iterieren Sie schnell, indem Sie bei geänderten Randbedingungen oder erforderlichen Änderungen der Routing-Topologie erneut Varianten erzeugen lassen.

Worauf Sie bei der SI- und PI-Prüfung achten sollten

Bei SerDes-Kanälen:

• Durchgängige Referenzflächen über Via-Übergänge hinweg
• Symmetrie differenzieller Paare und gleichmäßige Kopplung
• Diskontinuitäten an Steckverbindern, Sockeln und Prüfschnittstellen
• Verbindung der Rückstrompfade und Vermeidung aufgeteilter Referenzflächen

Bei DDR5:

• Skew-Budgets zwischen Lanes und innerhalb von Byte-Gruppen
• Einheitliche Routing-Topologie und möglichst kurze Stichleitungen
• Sauberes Escape-Routing, das keine unnötigen Lagenwechsel erzwingt
• Taktintegrität und saubere Rückstrompfade

Beim PDN:

• Zielimpedanz in Abhängigkeit von der Frequenz für wichtige Versorgungsschienen
• Platzierung der Entkopplung relativ zu den Versorgungspins des DUT
• Flächenstrategie und Führung der Rückströme
• Thermische Auswirkungen bei Burn-in oder Charakterisierung mit hoher Leistung

Es geht nicht darum, technische Validierung zu überspringen. Es geht darum, früher damit zu beginnen – mit Routing, das bereits sauber genug ist, um sinnvoll simuliert zu werden.

• Quilter-Produktübersicht
• Quilter-Technologie und Workflow-Seite
• Quilter-Dokumentation und Hilfezentrum

Fazit: Schnellere Siliziumvalidierung durch KI-gestütztes Layout

Wenn Ihr Team die besten Tools für das Design von Halbleiter-Testplatinen bewertet, lautet die eigentliche Frage: Wie schnell gelangen Sie vom Schaltplan zu einer Platine, die bereit ist für SI- und PI-Prüfung, mechanische Passformkontrollen und Fertigungsübergabe? Dichter BGA-Fanout, SerDes-Kanäle und DDR5-Routing sind die Layout-Aufgaben, die Validierungszeitpläne besonders regelmäßig ausbremsen – selbst mit Enterprise-EDA-Tools.

Quilter beseitigt den Layout-Engpass, indem es schnell mehrere physikbasierte Varianten erzeugt und das Design anschließend an Ihren bestehenden Allegro- oder Xpedition-Ablauf für freigabetaugliche SI- und PI-Analysen zurückgibt. Das Ergebnis sind mehr Designzyklen, schnellere Inbetriebnahme und höheres Vertrauen, wenn Sie unter Druck stehen, Silizium zu validieren.

Handlungsaufforderung: Testen Sie Quilter bei Ihrem nächsten ATE-Loadboard, Ihrer nächsten Prüfkarte oder DDR5-Charakterisierungsplatine. Laden Sie ein Projekt hoch, um KI-gestütztes Routing in Aktion zu erleben, oder vereinbaren Sie eine technische Demo mit dem Quilter-Team, um Randbedingungen, Variantenprüfung und Übergabe in Ihre bestehende SI/PI-Toolchain durchzugehen.